具有铁电存储电容器的半导体存储器件制造技术

所提供的半导体存储器件，每个存储电容器具有被下部及上部电极所夹的电介质。下部电极由制作图形的共用导电层制成，电介质由形成在共用导电层上被加工图形的共用铁电层制成，且铁电层与共用导电层重合。上部电极规则设置在共用铁电层上且位于矩阵阵列的行及列之外，其中共用导电层和共用铁电层的窗口对齐。布线线路通过盖住存储电容器的夹层绝缘层形成在上部电极上，从而将上部电极与选择晶体管电连接。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其是这样一种半导体存储器，该半导体存储器的每个存储单元是由一选择晶体管和用于存储电荷的铁电存储电容器组成。附图说明图1中示出了这样一种常规半导体器件的存储单元结构它是在1992年5月出版的日本未审定专利公报No.4-144282中公布的。这种常规半导体器件有多个相同结构的存储单元800，它们是以矩阵形式排列的。然而，为了简化说明在图1中仅示出了两个存储单元800。如图1所示，每个存储单元800有一金属氧化物场效应晶体管(MOSFET) 600作为选择晶体管，以及一个用于存储电荷的电容器700。金属氧化物场效应晶体管600是由在一半导体基片(未示出)上的一源极区107s和一漏极区107d，以及通过栅氧化层(未示出)在基片上形成的公用栅极151构成，公用栅极151作为字线将相应栅极151与其它栅极电连接。漏极区107d是经一连接孔153与叠在其上的位线152电连接。源极区107s通过连接孔103与叠加的布线层104电连接。布线层104与存储电容器700的一下垫的上电极102电连接。因此，源极区107s与存储电容器700的重叠的上电极102电连接。存储电容器700s具有由一条形公用下部电极109和正方形上部电极102夹在中间的一正方形的铁电体101。公用下部电极109与位线152垂直地沿字线151延伸。铁电体101具有比上部电极102稍宽的区域。铁电体101具有与下部电极109相同的宽度。下部电极109通过连接孔112与重叠的布线层114电连接。布线层114经一连接孔115与重叠的布线层154电连接。因此，下部电极109是与布线层154电连接的。布线层154是沿着下部电极109延伸，并且与其相叠。如上所述，连图1所示的常规存储单元结构中，公用下部电极109是被沿着字线151排列的存储单元800共同使用的。图2A至2C示出了另一种常规半导体存储器的存储单元的线路布局图，其中许多与图1中基本上结构相同的存储单元800是以矩阵形式排列。图3示出了沿图2A中III-III线的剖面图。如在图2B和图3中清楚地表示出的，金属氧化物场效应晶体管600的源极区107s和漏极区107d是在半导体基片110上形成的。作为字线的栅极151，是穿过相应的栅氧化层108a设置在基片110上。每对源极和漏极区107s和107d是位于相对应的一个栅极151的两侧。位线152是形成在覆盖栅极或字线151的一层夹层绝缘层108b之上。位线152是经穿过夹层绝缘层108b的相应连接孔153与相应漏极区107d接触并电连接。存储电容器700的条形下部电极109形成在覆盖位线152的夹层绝缘层108c上。下部电极109沿字线151延伸。存储电容器700的正方形铁电体101形成在相应的正方形下部电极109上。存储电容器700的正方形上部电极102是形成在相对应的铁电体101上。每个铁电体101具有与相对应的一个下部电极109相同的面积。换句话说，每个铁电体101是整体地与相应的一个下部电极109叠在一起。每个上部电极102具有比相对应的一个下部电极109的面积窄的面积。换句话说，每个上部电极102是被包括在相对应的一个铁电体101内。存储电容器700正好是位于相对应的漏极区107d上方，或者是相邻源极区107s之间位置的正上方。布线层104是形成在覆盖存储电容器700的夹层绝缘层108d上。布线层104经穿过夹层绝缘层108d的相对应的正方形连接孔105与上部电极102接触并电连接。布线层103还通过穿过夹层绝缘层108d、108c和108b的正方形连接孔103与源极区107s接触并电连接。布线层104是由夹层绝缘层108e所覆盖。在此假定正方形上部电极102的一个边长为a，上部电极102的边长a和下部电极109的宽度之间的差值为d，下部电极109的相对端与相对应连接孔105间有一段距离为x，正方形连接孔105的一个边长为c，而相邻上部电极109间距离为y。那么，每个存储单元800的芯片面积Sc是由下面的表达式(1)所表示。Sc＝(d/2+a+d/2+x+c+x)·(a+y)＝(a+d+c+2x)·(a+y)(1)如果差值d被增加至(d+Δd)，那么芯片面积Sc被如下表达式(2)所表示。Sc＝(a+d+Δd+c+2x)·(a+y)(2)因此，芯片面积被增加了Δd·(a+y)例如，如果尺寸差值d被设定为0.2微米的一很小值，那么在存储电容器700制作过程之后铁电层101的剩余极化强度趋于降低至它的固有值的60％。这是因为在铁电体101的制作图形工艺处理期间，由于刻蚀或磨制作用，使用平行于字线151延伸的铁电体101的侧端被损坏。因此，为了防止这种损坏，尺寸差值d需要设为大致1.0微米或更大些。然而，在这种情况下，较大的差值d将产生一个问题，也就是存储单元800的芯片面积Sc将增加。这个问题有碍于存储单元800的更高的集成度。在尺寸差值d设为0.2微米时，如果a＝2.0微米，x＝0.6微米，C＝0.9微米，且y＝2.0微米，那么芯片面积Sc按上述表达式(1)给定如下(2.0+0.2+0.9+2x0.6)·(2.0+2.0)＝17.2平方微米在另一方面，只有尺寸差值d被增至1.0微米时，芯片面积Sc如下给出(2.0+1.0+0.9+2x0.6)·(2.0+2.0)＝20.4平方微米因此，由于将尺寸差值d增加了0.8微米，芯片面积Sc被增加了3.2平方微米(其近似为17.2平方微米的19％)。接下来，将说明由于寄生电容造成的可靠性降低。在图2和图3所示的常规半导体存储器中，下部电极109s是条形的并且沿着字线151延伸。因此，下部电极109和任何邻接导电线路之间，如与字线151之间的寄生电容是很小的。然而，如果位于下部电极109附近的一特定导电线路经受到一大的电势变化，而且同时在该特定导电线路和下部电极109之间寄生电容相比起来较大，那么，由于该特定导电线路的电势变化，将使下部电极109的电势趋于波动或偏离。例如，每个条形下部电极109有一0.6fF的寄生电容，那么，由于特定的一导电线路上5V的电势变化，下部电极的电势将编离60mV，这里，5V·(0.6fF/50fF)＝60mv如前面所描述的，在图2A至图2C和图3中所示的常规半导体器件具有下列问题首先是，如果上部电极102和铁电体101之间尺寸差值d被增至某一特定值，以便避免由于在它们形成过程中产生的损坏所造成的存储电容器700的特性下降，那么存储单元800的芯片面积Sc增加。这就妨碍了存储单元800的较高集成度。其次是，如果位于下部电极109附近的特定的一个导电线路承受一较大电势为化，那么由于该特定导电线路变化，造成下部电极109的电势趋于波动或偏离。本专利技术的目的是提供一种在不增加存储单元芯片面积情况下，能够防止存储电容性能下降的半导体器件。本专利技术的另一目的是提拱一种可靠性改善的半导体存储器。本专利技术的再一个目的是提供一具备较高集成存储单元的半导体存储器。通过下面的描述，将使本领域技术人员对于上述的目的及其它未特定说明的目的有更清楚的了解。根据本专利技术第一方面的半导体器件，它由在半导体基片上形成的存储单元构成。每个存储单元包括在该半导体基片上形成的一选本文档来自技高网...

【技术保护点】
一种形成在半导体基片上的具有存储单元的半导体存储器件，其特征在于：每个所述的存储单元包括一形成在所述基片上的选择晶体管和通过第一夹层绝缘层在所述基片上形成的用于电荷存储的存储电容器；每个所述存储电容器都具有一下部电极、一上部电极及被 所述下部和上部电极所夹的电介质；所述半导体存储器件包含：（ａ）由在所述第一夹层绝缘层上形成的的被加工图形的共用导电层形成的所述下部电极；（ｂ）具有在矩阵阵列的行和列中规则设置的第一组多个窗口的所述共用导电层；（ｃ）由在所述共 用导电层上形成的被加工图形的共用铁电层形成的所述电介质；所述共用铁电层整体地与所述共用导电层重叠；所述共用铁电层具有与所述共用导电层的所述第一组多个窗口相重叠的第二组多个窗口；（ｄ）被规则地设置在所述共用铁电层上的所述上部电极； 所述上部电极位于所述矩阵列的所述行和列的外部，其中所述共用导电层的所述第一组多个窗口与所述共用铁电层的所述第二组多个窗口对齐；及（ｅ）布线线路通过盖住所述存储电容器的第二夹层绝缘层形成在所述上部电极上方；所述布线线路通过穿过所述 第二夹层绝缘层的第一组多个连接孔与所述上部电极电连接；所述布线线路通过所述共用铁电层的第二组多个窗口、所述共用导电层的所述第一组多个窗口及穿过所述第二和第一夹层绝缘层的第二组多个连接孔与所述选择晶体管电连接。...

【技术特征摘要】
JP 1997-2-14 030358/971.一种形成在半导体基片上的具有存储单元的半导体存储器件，其特征在于每个所述的存储单元包括一形成在所述基片上的选择晶体管和通过第一夹层绝缘层在所述基片上形成的用于电荷存储的存储电容器；每个所述存储电容器都具有一下部电极、一上部电极及被所述下部和上部电极所夹的电介质；所述半导体存储器件包含(a)由在所述第一夹层绝缘层上形成的的被加工图形的共用导电层形成的所述下部电极；(b)具有在矩阵阵列的行和列中规则设置的第一组多个窗口的所述共用导电层；(c)由在所述共用导电层上形成的被加工图形的共用铁电层形成的所述电介质；所述共用铁电层整体地与所述共用导电层重叠；所述共用铁电层具有与所述共用导电层的所述第一组多个窗口相重叠的第二组多个窗口；(d)被规则地设置在所述共用铁电层上的所述上部电极；所述上部电极位于所述矩阵列的所述行和列的外部，其中所述共用导电层的所述第一组多个窗口与所述共用铁电层的所述第二组多个窗口对齐；及(e)布线线路通过盖住所述存储电容器的第二夹层绝缘层形成在所述上部电极上方；所述布线线路通过穿过所述第二夹层绝缘层的第一组多个连接孔与所述上部电极电连接；所述布线线路通过所述共用铁电层的第二组多个窗口、所述共用导电层的所述第一组多个窗口及穿过所述第二和第一夹层绝缘层的第二组多个连接孔与所述选择晶体管电连接；2.根据权利要求1所述的器件，其特征在于其中所述下部电极的所述第一组的多个窗口中的每一个具有封闭的外形，且所述电介质的所述第二组多个窗口中的每一个具有封闭的外形。3.根据权利要求2所述的器件，其特征在于其中所述第一组多个窗口的所述封闭外形与所述第二组多个窗口的所述封闭外形相同。4.根据权利要求1所述的器件，其特征在于所述布线线路斜向地向所述行及列延伸，且其中所述第二和第一组的多个窗口是对齐的。5.根据权利要求1所述的器件，其特征在于所述下部电极的所述第一组多个窗口的每一个具有沿所述行或列延伸的线形形状，其中所述第二组和第一组多个窗口是对齐的，且所述介质的所述第二组多个窗口的每一个具有与所述第一组多个窗口完全重合的线形形状。6.一种形成在半导体基片上的具有存储单元的半导体存储器件；其特征在于每个所述存储单元包括一个形成在所述基片上的选择晶体管和一个通过一第一夹层绝缘层形成在所述基片上...

【专利技术属性】
技术研发人员：田边伸广，天沼一志，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]