采用微掺杂漏极结构的半导体器件及其制备方法技术

在第一导电类型半导体上形成栅极。接着，在漏极结构布置区内半导体衬底表面有选择地掺入第二导电类型第一杂质来形成第一扩散层。接着，在源极结构布置区内的半导体衬底表面有选择地掺入扩散系数小于第一杂质的第二导电类型第二杂质来形成第二扩散层。然后，在栅极一侧表面形成一个侧壁。接着，用栅极和侧壁作为掩模，将浓度高于第一和第二杂质的第二导电类型第三杂质掺入半导体衬底表面。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及到可高速工作的、源-漏区采用微掺杂漏极(LDD)结构的半导体器件及其制备方法。目前，要求大规模集成电路有更高的集成度和更快的工作速度，同时要求采用可高速工作及可进一步小型化的场效应MOS晶体管。然而，当场效应MOS晶体管进一步小型化后，源-漏区耐压性能下降的问题也随之出现了，同时，由于热电子的作用，会导致栅极阈值电压及其导电性发生变化，以及由于短路而引发击穿等事故。例如，N沟道场效应MOS晶体管小型化后其特性参数出现变化的主要原因是由漏极附近存在的强电场中的热电子所致。所以，为了提高N沟道场效应MOS晶体管的可靠性，必须可适当减弱漏极附近的电场。漏极附近的强电场位于夹断点(pinch-off point)到漏极之间的耗尽层内，最大电场位于P型硅衬底和漏极N+区之间的金相接合面上。最大电场的值将随着杂质分布不均匀性的增加而增大。然而，如果采用LDD(微掺杂漏极)结构以均匀漏极内的杂质分布，则电场也会随之减弱。然而，如果采用了LDD结构，则栅极的有效长度将会缩短，从而更容易引起象击穿这类事故。于是，为了避免产生击穿现象，建议形成一种含杂质的空穴区的结构，其杂质浓度要高于衬底的浓度。附图说明图1所示为含空穴区的普通N沟道场效应MOS晶体管的剖面图。在含空穴区的普通N沟道MOS晶体管中，在P型硅衬底41上形成了一个场氧化物层42和一个栅极绝缘层43。在栅极绝缘层43上面形成了由多晶硅构成的栅极44。在栅极44侧面形成了一个侧壁45。另外，在侧壁45下面的硅衬底表面形成了一个掺入低浓度N型杂质的低浓度区47。在低浓度区47的下面和栅极44的侧面形成了一个掺入P型杂质的空穴区48。在侧壁45和场氧化物层42的中间、栅极氧化物层41下面的硅衬底41表面形成了一个掺入高浓度N型杂质的高浓度区46。LDD结构的源一漏区便是这样制成的。在含空穴区48的MOS晶体管中，由于从源一漏极向外扩展的耗尽层在向外扩展时受到抑制，这样就避免了击穿现象的发生。然而，在含空穴区的普通MOS晶体管中，与漏极侧相同的空穴区位于源极侧，这样引起了沟道电阻的增加并导致了流过晶体管电流的减小。由此，为在不降低电流的前提下减小短路影响，建议在N沟道MOS晶体管中仅在漏极旁形成空穴区。(日本未决专利公布(Kokai)No.Hei 9-181307)。然而，如果仅在漏极旁形成空穴区，则会增加到衬底的漏电流。本专利技术的目的之一是在缩短栅极长度上不降低特性参数的前提下在半导体器件中采用LDD结构，其适用于高速操作；并提供了制造这种半导体器件的方法。根据本专利技术的采用LDD结构的半导体器件包括一个第一导电类型半导体衬底以及在该衬底表上面形成的一个场效应MOS晶体管。这个场效应MOS晶体管由一个在半导体衬底上形成的栅极，一个漏极区及一个源极区组成。漏极区包括在半导体衬底表面形成的第二导电类型第一扩散层，该第二导电类型与上述的第一导电类型相反，以及在半导体衬底上比第二导电类型第一扩散层距离栅极更近的地方形成的第二导电类型的第二扩散层，它的掺杂浓度要比第一扩散层的低。源极区包括在半导体衬底上形成的第二导电类型第三扩散层，以及在半导体衬底表面较第三扩散层更接近栅极的地方形成的第二导电类型第四扩散层，它的掺杂浓度要比第三扩散层的低。第四扩散层的杂质扩散系数要比第二扩散层的小。在本专利技术中，由于源极区的第四扩散层的杂质扩散系数要比漏极区的第二扩散层的小，第四扩散层扩展到栅极之下的程度不如第二扩散层剧烈。而且，漏极区到栅极以下区域的杂质浓度分布要比源极区到栅极以下区域的杂质浓度分布状况均匀。因此，当栅极长度缩短时可在不降低场效应MOS晶体管特性参数的前提下减少短路的不良影响。也即，这种半导体器件可在不降低场效应MOS晶体管特性参数的前提下适应更高速度工作的要求。根据本专利技术，采用LDD结构的半导体器件的制备方法包括以下步骤在一个制备了用于形成漏极的漏极结构布置区和用于形成源极的源极结构布置区的第一导电类型半导体衬底上形成栅极；有选择地在半导体衬底的漏极结构布置区内掺入第二导电类型第一杂质来形成第一扩散层，第二导电类型与第一导电类型相反；有选择地在半导体衬底的源极结构布置区内掺入第二导电类型第二杂质来形成第二扩散层，它的杂质扩散系数小于第一扩散层；在栅极的一侧表面形成一个侧壁；用栅极和侧壁作为掩模，在半导体衬底表面掺入浓度高于第一和第二杂质的第二导电类型第三杂质来形成第三扩散层。图1所示为含空穴区的普通N沟道MOS晶体管的剖面图；图2A到2F所示为按照本专利技术第一实施例的形成步骤进行的半导体器件制备方法的剖面图；图3A到3E所示为按照本专利技术第二实施例的形成步骤进行的半导体器件制备方法的剖面图；图4所示为以栅极长度为横坐标及以耐压值为纵坐标绘制的曲线图；和图5所示为以导通电流为横坐标及以衬底漏电流为纵坐标绘制的曲线图。以下参照附图按照本专利技术的实施例对半导体器件及其制备方法进行的详细解释。图2A到2F为按照本专利技术第一实施例进行的半导体器件制备方法的剖面图。首先，如图2A所示，按照LOCOS方法有选择地在P型硅衬底1上形成场氧化物层2。在场氧化物层2之间采用热氧化法形成7.5nm厚的栅极绝缘层3。然后，在整个表面形成厚度为100到300nm的栅极材料层。接着，在栅极绝缘层3上采用光刻法或类似技术形成长度为0.31μM的栅极4。然后，如图2B所示，在将要形成源极区的地方(源极结构布置区)形成光刻胶图形5，并在将要形成漏极区的地方(漏极结构布置区)利用光刻技术形成一个开口。接着，用光刻胶图形5和栅极4作为掩模掺入磷(P)离子。采用的加速电源电压可选为15KV，而掺入的剂量可选为2×1013cm-2。加速电源电压可选的范围为10到30KV，掺入剂量的范围可选为1×1013cm-2到5×1013cm-2。通过掺入磷离子，在漏极结构布置区上形成一个低浓度杂质扩散层6。然后，如图2C所示，除去光刻胶图形5。接着，在漏极结构布置区上形成光刻胶图形7并在源极结构布置区上形成开口。接着，用光刻胶图形7和栅极4作为掩模，掺入扩散系数小于磷的砷(As)离子。采用的加速电源电压可选为30KV，掺入剂量可选为4×1013cm-2。加速电源电压可选的范围为20到50KV，掺入剂量可选的范围为3×1013cm- 2到7×1013cm-2。通过掺入砷离子，在源极结构布置区上制成了一个低浓度杂质扩散层8。然后，如图2D所示，除去光刻胶图形7，接着，在整个表面上形成一层厚120nm的氮化硅绝缘层9。此后，如图2E所示，利用各向异性腐蚀法按照预定数量除去绝缘层9的一部分从而在栅极4的一侧形成一个侧壁10。然后，如图2F所示，用栅极4和侧壁10作为掩模，掺入砷(As)离子。采用的加速电源电压可选为30KV，掺入剂量可选为5×1015cm-2。加速电源电压可选的范围为20到50KV，掺入剂量可选的范围为3×1015cm-2到7×1015cm-2。通过掺入砷离子，在漏极结构布置区和源极结构布置区上形成高浓度杂质扩散层11。按照本专利技术第一实施例的上述步骤形成的半导体器件结构如图2F所示。更具体地说，掺入砷的低浓度杂质扩散层8和掺入砷的高浓度杂质扩散层11都在源极区内形成。掺入磷的低浓度杂质扩散层6和掺本文档来自技高网...

【技术保护点】
采用ＬＤＤ结构的半导体器件，包括：第一导电类型半导体衬底；在所述半导体衬底上形成的场效应ＭＯＳ晶体管；所述场效应ＭＯＳ晶体管包括：在所述半导体衬底上形成的栅极；漏极区，所述漏极区包括：在所述半导体衬底表面形成的第二导电类 型第一扩散层，所述第二导电类型与第一导电类型相反；和在所述半导体衬底表面上较所述第一扩散层更接近所述栅极的地方形成第二导电类型第二扩散层，其杂质浓度要低于所述第一扩散层；和源极区，所述源极区包括：在所述半导体衬底表面形成的第二导 电类型第三扩散层，和在所述半导体衬底表面上较所述第三扩散层更接近所述栅极的地方形成第二导电类型第四扩散层，且其杂质浓度要低于所述第三扩散层；在所述第四扩散层内的杂质扩散系数要小于所述第二扩散层中杂质的扩散系数。

【技术特征摘要】
【国外来华专利技术】JP 1997-9-11 246631/971．采用LDD结构的半导体器件，包括第一导电类型半导体衬底；在所述半导体衬底上形成的场效应MOS晶体管；所述场效应MOS晶体管包括在所述半导体衬底上形成的栅极；漏极区，所述漏极区包括在所述半导体衬底表面形成的第二导电类型第一扩散层，所述第二导电类型与第一导电类型相反；和在所述半导体衬底表面上较所述第一扩散层更接近所述栅极的地方形成第二导电类型第二扩散层，其杂质浓度要低于所述第一扩散层；和源极区，所述源极区包括在所述半导体衬底表面形成的第二导电类型第三扩散层，和在所述半导体衬底表面上较所述第三扩散层更接近所述栅极的地方形成第二导电类型第四扩散层，且其杂质浓度要低于所述第三扩散层；在所述第四扩散层内的杂质扩散系数要小于所述第二扩散层中杂质的扩散系数。2．如权利要求1的半导体器件，其特征为所述源极区包括在所述第四扩散层周围形成的第一导电类型第五扩散层，其杂质浓度高于所述半导体衬底的杂质浓度。3．如权利要求1的半导体器件，其特征为所述半导体衬底为P型，所述第二扩散层内的杂质为磷，和所述第四扩散层内的杂质为砷或锑，4．如权利要求2的半导体器件，其特征为所述半导体衬底为P型，和所述第五扩散层内的杂质为硼。5．如权利要求2的半导体器件，其特征为所述半导体衬底为P型，和所述第五扩散层内掺入氟化硼。6．如权利要求1的半导体器件，其特征为所述半导体衬底为N型，所述第二扩散层内掺入了硼，和所述第四扩散层内掺入了氟化硼。7．如权...

【专利技术属性】
技术研发人员：小室敏雄，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]