具有垂直层状漏极结构的MOSFET及其漏极制造方法技术

一种具有垂直层状漏极结构的ＭＯＳＦＥＴ，所述的漏极结构为垂直于沟道的层状三明治结构，包含依次排列的高掺杂的Ｎ型扩散区ｎ＋，Ｎ型缓变漏极ＮＧＲＤ，低掺杂的Ｐ型扩散区ｐ－，以及Ｐ阱区。在制造该层状漏极结构时，先注入浅掺杂的ｐ－扩散区，再注入Ｎ型缓变漏极和高掺杂的ｎ＋扩散区。本发明专利技术提供的一种具有垂直层状漏极结构的ＭＯＳＦＥＴ及其漏极制造方法，采用垂直于沟道表面方向的层状漏极结构，以减少减小沟道下方漏极和衬底之间的雪崩击穿效应，从而提高器件的可靠性。

【技术实现步骤摘要】

本专利技术涉及一种具有垂直层状漏极结构的M0SFET及其漏极制造方法。
技术介绍
高压MOSFET(金属氧化物半导体场效应晶体管)器件(工作电压高于10V) 作为LCD等小型功率产品中的驱动，有着广泛应用。高压器件中，沟道内的 纵向、横向电场急剧增加，从而存在较为严重的热载流子效应(HCI)可靠性 问题，限制了晶体管的使用寿命。衬底电流(I,)是一种常用且方便的表征HCI的方法。在常见的晶体管中，ISUB-Ios曲线只有一个IsUB峰，对应沟it^面的碰撞电离。如图1所示，高压器件的衬底电流具有两个峰，第一个峰(Vgs-4 V，VDS=18V)，第二个峰(Vgs-18 V，VDS=18 V)，在131)8第一个峰对应沟道表面 和沟道下方具有新的碰撞电离，这新增加的成分是由漏极和衬底之间的引起 的雪崩效应导致的，这个效应可以使器件提前被击穿，ISUB的第二个峰源于栅 极边缘之外的另一个强碰撞电离区，这个区域位于漏极的边缘，这个碰撞电 离区中的竖直电场(垂直于沟道方向)形成了一个雪崩击穿区，加速了晶体管 的击穿。减小衬底电流的峰值，从而减少热载流子效应是急需要解决的问题。
技术实现思路
本专利技术提供的一种具有垂直层状漏极结构的M0SFET及其漏极制造方法， 采用垂直于沟道表面方向的层状漏极结构，以减少减小沟道下方漏极和衬底 之间的雪崩击穿效应，从而提高器件的可靠性。为了达到上述目的，本专利技术提供一种具有垂直层状漏极结构的M0SFET, 包含一个具有P阱的半导体基片， 一个形成在所述P阱表面上的绝缘膜上的 栅极， 一个形成在P阱表面中的源极结构， 一个形成在P阱表面中的漏极结构， 一个形成在P阱表面中的衬底结构；所述的源极结构包含高掺杂的N型扩散区n+和N型緩变扩散区，所述的 N型扩散区n+形成在N型緩变扩散区的内部；所述的衬底结构为高掺杂的P型扩散区p+;所述的漏极结构为垂直于沟道的层状三明治结构，包含依次排列的高掺 杂的N型扩散区n+, N型緩变漏极NGRD ( N-type graded drain),低掺杂的 P型扩散区p-,以及P阱区，从而形成n+-p—p垂直层状漏极结构； 所述的N型扩散区n+形成在N型緩变漏极的内部； 所述垂直层状漏极结构的一种制造方法包含以下步骤 步骤1、注入低掺杂的P型扩散区p-,其浓度比p型阱浓度减少40%左右；步骤2、注入N型緩变漏极NGRD，增加NGRD的离子注入能量2(T/。以上， 或者NGRD注入浓度不超过两个数量级，能量大于n+的注入能量2. 3倍以上； 步骤3、注入高掺杂的N型扩散区n+, n+漏极的掺杂浓度为1015 cnf2; 所述垂直层状漏极结构的另一种制造方法包含以下步骤 步骤l、注入低掺杂的P型扩散区p-,其浓度比p型阱浓度减少40%左右；步骤2、注入N型緩变漏极NGRD， N型緩变漏极NGRD的掺杂浓度为1012cnf2;步骤3、注入高掺杂的N型扩散区n+,减少n+的掺杂浓度20。/。左右，或 者减少n+的注入能量25%。本专利技术提供的一种具有垂直层状漏极结构的M0SFET及其漏极制造方法， 采用垂直于沟道表面方向的层状漏极结构，在不增加晶体管尺寸的条件下， 有效降低栅极边缘的电场，降低n+区边缘导致晶体管击穿的竖直电场，而且 由于水平电场仍然保持不变，沟道电流不会受到影响，本专利技术的漏极制造方 法，不需增加光罩或者工艺步骤，简单有效。附图说明图l是
技术介绍
中衬底电流的峰值图2是本专利技术提供的一种具有垂直层状漏极结构的M0SFET的结构示意图。图3是没有使用本专利技术的漏极结构的高压器件在测试条件下衬底电流 U第二个峰的电场分布；图4是具有本专利技术漏极结构的高压器件在测试条件下衬底电流Isub第二个峰的电场分布。具体实施例方式以下根据图2~图4具体说明本专利技术的具体实施例方式如图2所示，本专利技术提供一种具有垂直层状漏极结构的MOSFET，包含一 个具有P阱的半导体基片， 一个形成在所述P阱表面上的绝缘膜上的栅极， 一个形成在P阱表面中的源极结构， 一个形成在P阱表面中的漏极结构，一 个形成在P阱表面中的衬底结构；所述的源极结构包含高掺杂的N型扩散区n+和N型緩变扩散区，所述的 N型扩散区n+形成在N型緩变扩散区的内部；所述的衬底结构为高掺杂的P型扩散区p+;所述的漏极结构为垂直于沟道的层状三明治结构，包含依次排列的高掺 杂的N型扩散区n+, N型緩变漏极NGRD ( N-type graded drain),低掺杂的 P型扩散区p-,以及P阱区，从而形成n+-p一p垂直层状漏极结构； 所述的N型扩散区n+形成在N型緩变漏极的内部； 所述垂直层状漏极结构的一种制造方法包含以下步骤 步骤1、注入p型低掺杂的砷，其浓度比p型阱浓度减少40%左右； 步骤2、注入N型磷緩变漏极NGRD，增加NGRD的离子注入能量20%以上， 或者NGRD注入浓度不超过两个数量级，能量大于n+的注入能量2. 3倍以上； 步骤3、注入N型高掺杂砷，n+漏极的掺杂浓度为1015 cm—2; 所述垂直层状漏极结构的另 一种制造方法包含以下步骤 步骤l、注入p型低掺杂的砷，其浓度比p型阱浓度减少40%左右； 步骤2、注入N型磷緩变漏极NGRD,掺杂浓度为1012 cnf2; 步骤3、注入，减少n+的掺杂浓度20°/。左右，或者减少n+的注入能量25%。如图3所示，是没有使用本专利技术的漏极结构的高压器件在测试条件下衬底电流IsUB第二个峰的电场分布，如图4所示，是具有本专利技术漏极结构的高 压器件在测试条件下衬底电流IsUB第二个峰的电场分布，可以明显看出，使用本专利技术的n+-p一p垂直层状漏极结构，栅极边缘的竖直电场被P务低了很多。 本专利技术提供的一种具有垂直层状漏极结构的M0SFET及其漏极制造方法， 采用垂直于沟道表面方向的层状漏极结构，在不增加晶体管尺寸的条件下， 有效降低栅极边缘的电场，降低n+区边缘导致晶体管击穿的竖直电场，而且 由于水平电场仍然保持不变，沟道电流不会受到影响，本专利技术的漏极制造方 法，不需增加光罩或者工艺步骤，简单有效。本文档来自技高网...

【技术保护点】
一种具有垂直层状漏极结构的ＭＯＳＦＥＴ，包含一个具有Ｐ阱的半导体基片，一个形成在所述Ｐ阱表面上的绝缘膜上的栅极，一个形成在Ｐ阱表面中的源极结构，一个形成在Ｐ阱表面中的漏极结构，一个形成在Ｐ阱表面中的衬底结构，其特征在于，　　　　所述的漏极结构为垂直于沟道的层状三明治结构，包含依次排列的高掺杂的Ｎ型扩散区ｎ＋，Ｎ型缓变漏极ＮＧＲＤ，低掺杂的Ｐ型扩散区ｐ－，以及Ｐ阱区；　　　　所述的Ｎ型扩散区ｎ＋形成在Ｎ型缓变漏极的内部。

【技术特征摘要】
1.一种具有垂直层状漏极结构的MOSFET，包含一个具有P阱的半导体基片，一个形成在所述P阱表面上的绝缘膜上的栅极，一个形成在P阱表面中的源极结构，一个形成在P阱表面中的漏极结构，一个形成在P阱表面中的衬底结构，其特征在于，所述的漏极结构为垂直于沟道的层状三明治结构，包含依次排列的高掺杂的N型扩散区n+，N型缓变漏极NGRD，低掺杂的P型扩散区p-，以及P阱区；所述的N型扩散区n+形成在N型缓变漏极的内部。2. 如权利要求1所述的具有垂直层状漏极结构的M0SFET，其特征在于，所 迷的源极结构包含高摻杂的N型扩散区n+和N型緩变扩散区，所述的N 型扩散区n+形成在N型緩变扩散区的内部。3. 如权利要求1所述的具有垂直层状漏极结构的M0SFET，其特征在于，所 述的衬底结构为高掺杂的P型扩散区p+。4. 一种制造权利要求l所述的垂直层状漏极结构的方法，其特征在于，包含 以下步骤步骤l、注入低掺杂的P型扩散区p...

【专利技术属性】
技术研发人员：戴明志，叶景良，廖宽仰，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]