形成半导体器件的工艺过程制造技术

形成半导体器件的工艺过程，包括在衬底内或在衬底上形成大体上垂直的边缘；在衬底上并沿垂直的边缘形成层（３９）；和蚀刻层（３９）形成隔离层。进行蚀刻可以在（ｉ）蚀刻化学物内的每种含氟蚀刻物质具有每其他原子至少５个氟原子的比率；（ｉｉ）在压力低于大约５００毫乇时进行蚀刻；或者在功率密度低于大约０．７５瓦特／厘米↑［２］时进行蚀刻。在形成叠层邻接的隔离层而叠层高度不同时，或在形成与隔离层邻接的导电结构时该工艺特别有用。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般地涉及形成半导体器件的工艺过程，而更详细地涉及形成具有隔离层的半导体器件的工艺过程。由于许多不同的原因在半导体器件中使用隔离层(体)。随着几何结构紧缩和集成工艺过程越复杂，形成能够经受得起处理工序的隔离层越困难。附图说明图1包含描绘被查出一些问题的半导体器件的说明。在半导体衬底100上形成栅绝缘层112、栅极层114和绝缘覆盖层116。如图1所示，去除最右面的晶体管上的绝缘覆盖层116。进行后续工艺过程以使栅极层和绝缘覆盖层114和116构成图形。在图1所示的衬底和栅极叠层上形成薄的氧化物层118和氮化物层。蚀刻氮化物层，形成隔离层120。在各向异性质蚀刻期间较快地蚀刻露出的氮化物层的“拐角”。这种在氮化物层拐角处较快的蚀刻速度是造成每个隔离层120的大体上成三角形形状的主要原因。在中央和最左面的晶体管的隔离层120的底部上的宽度有“W1”表示，而在最右面的晶体管的隔离层120的底部上的宽度用“W2”表示。改进形状(更成直角和更一致的宽度)的尝试并不是十分成功的。在形成隔离层120以后形成掺杂区102。因为W2小于W1，所以对最右面的晶体管来说，掺杂剂在栅极层114下面扩散得更深。这样的差异导致晶体管之间不同的电特性。中央和最左面的晶体管的沟道长度(在栅极层114的相对侧面附近掺杂区102之间的距离)大于最右面的晶体管的沟道长度。具有较长沟道长度的的晶体管运作一般比具有较短沟道长度的晶体管慢。如果减小中央和最左面的晶体管的沟道长度，则多半也将减小最右面的晶体管的沟道长度。减小最右面的晶体管的沟道长度结果会造成低到不合格的沟道穿通电压、大的漏电流、低到不能接受的阈电压或其他的类似问题。如图2所示，在衬底上形成包括薄的氧化物膜130、薄的氮化物膜132和厚的氧化物膜的层间绝缘(ILD)层13。在最左面和中央的晶体管之间穿透ILD层13直到掺杂区102形成接触孔142。在形成孔142时，在孔内更多的隔离层120能被浸蚀掉。在某些情况中，可以露出栅极层114部分。虚线120表示在接触蚀刻剂以前隔离层的形状，而实践21表示蚀刻以后隔离层的形状。在孔142内形成导电栓塞146。虽然导电栓塞146没有与栅极层114电连接，但是隔离层114的腐损使导电栓塞能接触栅极层114。这在电学上使栅极和掺杂区102互相短路而形成非功能器件。附图的简略描述通过例子用图说明本专利技术而本专利技术是不局限于附图，在附图中同样的标记表示相同的元件，其中图1和2包含在分别形成掺杂区和导电栓塞以后部分衬底的横截面图的说明；图3-8包含在形成半导体器件期间部分衬底的横截面图的说明。精通技术的人知道为简单而清楚地说明图中的元件而没有必要按比例绘图。例如，在图中可以相对于其他的元件放大某些元件的尺寸以便有助于增进对本专利技术的实施例的理解。形成半导体器件的工艺过程，包括在衬底内或在衬底上形成大体上垂直的边缘；在衬底上并沿垂直的边缘形成薄层；和蚀刻薄层以形成隔离层。可以进行蚀刻，使(i)蚀刻化学物内的每种含氟蚀刻物质具有每其他原子至少5个氟原子的比率；(ii)在压力低于大约500毫乇时进行蚀刻；或者在功率密度低于大约0.75瓦特/厘米2时进行蚀刻。在形成与图形化层的叠层邻接的隔离层而此处叠层具有不同高度时，或在形成与隔离层邻接的导电结构时该工艺过程是特别有用的。由权利要求书划定本专利技术界限并在阅读下面的描述以后更好地理解本专利技术。图3包含半导体器件衬底30部分的说明。如在本说明书中所使用的那样，半导体器件衬底30包括单晶半导体晶片、半导体在绝缘体上的晶片或用于半导体器件的任何一种其他的衬底。在图3所示的二部分中，衬底30的左面部分在存储器阵列内。在本实施例中，存储器阵列是正在形成的静态随机存储存储器(SRAM)阵列。更准确地说，左面部分是处于二个相邻的存储单元之间将形成位线接触的部位。在另外的一些实施例中，SRAM阵列能被浮置栅极存储器阵列或其他类型的存储器阵列替换。衬底30的右面部分在周边区域内，是在存储器阵列外面。在衬底30上面按次序形成栅绝缘层32、栅极层34和氮化物覆盖层36。栅绝缘层32具有大约1-15纳米范围内的厚度，栅极层34具有大约100-300纳米范围内的厚度，而氮化物覆盖层36具有大约50-150纳米范围内的厚度。每层中可以包含一层或一层以上的独立的薄膜。从在半导体器件的周边区域(图3中的右面部分)内的晶体管去除氮化物覆盖层36。氮化物覆盖层36保留在存储器阵列(图3中的左面部分)内的存储单元上。使保留的氮化物覆盖层和栅极层36和34分别构成图形而形成栅极叠层31、33和35。因此，在上述的步骤以后，栅极叠层31和33具有不是栅极叠层35部分的薄层(氮化物覆盖层36)。栅极叠层31和33的高度和栅极叠层35的高度显然是不同的。栅极叠层31和33的高度大约是栅极叠层35的高度的二倍。在另一实施例中，栅极叠层31和33的高度大约至少是栅极叠层35的高度的1.25倍。不管怎样说，栅极叠层31和33的高度显然比栅极叠层35的高度高。栅极叠层31、33和35具有大体上垂直的边缘。在栅极叠层31、33和35上形成保护层38，保护层38具有大约5-20纳米的厚度并且在后续工艺过程期间用于保护栅极层34的侧壁。在衬底上共形地形成绝缘层39。绝缘层厚度大约为50-80纳米。用于保护层和绝缘层38和39的材料必须是不同的而且材料的选择取决于在下面的层和衬底30。在一个非限制性的实施例中保护层38是氧化物而绝缘层39是氮化物。各向异性蚀刻绝缘层39，沿栅极叠层31、33和35的相对的侧面形成侧壁隔离层42。正如在横截面图中所观察到的那样，隔离层42具有相对成“矩形”的截面。隔离层42在基底(紧接衬底)上大体上具有相同的宽度如其在大约一半的叠层高度上。一般对每个隔离层42来说，隔离层42在沿其邻接的叠层向上的中点的宽度至少是在基底上的宽度的十分之九。此外对于图4中所示的两种类型的栅极叠层来说，隔离层42在基底上的宽度大体上相同的。一般来说，邻接栅极叠层35的隔离层42在其基底上的各个宽度至少是邻接栅极叠层31和33的隔离层42在其基底上的各个宽度的十分之九。隔离层42的轮廓对蚀刻条件是敏感的。蚀刻化学物包括含氟物质和至少一种加强选择性的物质或聚合物防腐蚀物质。大部分绝缘层39的蚀刻发生在有含氟物质的时候。在蚀刻化学物范围内的所有含氟物质应该具有在含氟物质内的每其他原子五个氟原子。例如包括五氟化磷(PF5)、六氟化硫(SF6)、六氟化硒(SeF6)、六氟化碲(TeF6)或诸如此氟化物。PF5具有每个磷原子五个氟原子，而SF6、SeF6和TeF6每个硫、硒和碲原子具有六个氟原子。注意到几乎所有的含碳气体和含硅气体在分子中每所有其他的原子至少没有五个氟原子。PF5、SF6、SeF6和TeF6都是气体。能够添加到蚀刻化学物中的其他物质的例子包括溴化氢(HBr)、氯化氢(HCl)、三溴化硼(BBr3)、三氯化硼(BCl3)、溴(Br2)、氯(Cl2)、氧(O2)、氮(N2)或诸如此类气体。这些其他物质有助于改进氮化物和氧化物(如果绝缘层39是氮化物而保护层38是氧化物)之间蚀刻选择性。如果这些其他的物质的浓度过高，则会有害地影响隔离层42的轮本文档来自技高网...

【技术保护点】
一种用于形成半导体器件的工艺过程，其特征在于：在衬底（３０）内或在衬底（３０）上形成大体上垂直的边缘；在衬底（３０）上并沿大体上垂直的边缘形成第一层（３９）；蚀刻第一层（３９）以形成隔离层（４２），其中在下列的至少二个参数情况下 进行蚀刻：在蚀刻化学物内的每种含氟蚀刻物质具有每其他的原子至少五个氟原子的比率；在压力低于大约５００毫乇时进行蚀刻；和在功率密底低于大约０．７５瓦特／厘米↑［２］时进行蚀刻。

【技术特征摘要】
US 1999-3-25 09/276,2691.一种用于形成半导体器件的工艺过程，其特征在于在衬底(30)内或在衬底(30)上形成大体上垂直的边缘；在衬底(30)上并沿大体上垂直的边缘形成第一层(39)；蚀刻第一层(39)以形成隔离层(42)，其中在下列的至少二个参数情况下进行蚀刻在蚀刻化学物内的每种含氟蚀刻物质具有每其他的原子至少五个氟原子的比率；在压力低于大约500毫乇时进行蚀刻；和在功率密底低于大约0.75瓦特/厘米2时进行蚀刻。2.一种用于形成半导体器件的工艺过程，其特征在于在衬底(30)上形成第一叠层(33)和第二叠层(35)，其中第一和第二叠层(33和35)具有相对的侧面；和第一薄层(36)至少是第一叠层(33)的部分而不是第二叠层(35)的部分；在第一和第二叠层(33和35)上形成第二层(39)；和蚀刻第二层(39)以致沿第一和第二叠层的相对的侧面形成隔离层(42)，其中在下列至少一个参数的情况下进行蚀刻在蚀刻化学物内的每种含氟蚀刻物质具有每其他的原子至少五个氟原子的比率在压力低于大约500毫乇时进行蚀刻；和在功率密底低于大约0.75瓦特/厘米2时进行蚀刻。3.根据权利要求2的工艺过程，其中第一叠层(33)具有第一高度；第二叠层(35)具有第二高度；和第一高度基本高于第二高度。4.根据权利要求3的工艺过程，其中半导体器件包括存储器阵列和在存储器阵列外面的周边区域；在存储器阵列内第一叠层(33)是第一栅极叠层；和在周边区域内第二叠层(35)是第二栅极叠层。5.根据权利要求2的工艺过程，其中形成第一和第二叠层(33和35)时也形成具有相对的侧面的第三叠层(31)；第一、第二和第三叠层(31、33和35)中的每个叠层包括导电层(34)；形成第二层(39)时也在第三叠层上形成第二层(39)；蚀刻第二层(39)时也沿相对的侧面形成隔离层(42)；衬底(30)包括在衬底(30)内和部分在隔离层下面在第一和第三叠层(31和33)之间的导电区(62...

【专利技术属性】
技术研发人员：张海雷，李勇杰汤姆，菲乌米恩古延，穆萨米布特，吴伟艾德温，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]