半导体存储器件制造技术

半导体存储器件的各个ＭＩＳ晶体管具备：半导体层（１２）；在半导体层上形成的源区（１５）；在半导体层上与上述源区分离开形成的漏区（１４），使源区和漏区之间的半导体层变成为浮置状态的沟道体；用来在沟道体上形成沟道的第１栅极（１３）；用来借助于电容耦合控制沟道体电位的第２栅极（２０）；和在沟道体的第２栅极一侧形成的高浓度区（２１），具有比沟道体的杂质浓度还高的杂质浓度。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及把晶体管的沟道体用做存储节点，动态地进行数据存储的半导体存储器件。
技术介绍
现有的DRAM由MOS晶体管和电容器构成存储单元。DRAM的微细化由于采用沟槽电容器构造或堆叠电容器构造而获得很大发展。现在，单位存储单元的大小(单元尺寸)，设最小加工尺寸为F，可以缩小到2F×4F＝8F2的面积。即，最小加工尺寸F随着产品的世代更新一起变小，在一般把单元尺寸设为αF2时，系数α也随着产品的世代更新而变小，在F＝0.18微米的现在，已经实现了α＝8。为了确保今后也与以往不变的单元尺寸或芯片尺寸的趋势，在F＜0.18微米的情况下，要求满足α＜8，而在F＜0.13微米的情况下，则要求满足α＜6，与微细加工一起如何小面积地形成单元尺寸成了一个大课题。为此，人们提出了把一个晶体管/一个电容器的存储单元作成为6F2或4F2大小的种种方案。但是，存在着必须把晶体管作成为纵型这种技术上的困难或与相邻的存储单元间的电干扰会变大这样的问题，以及加工或膜生长等的制造技术上的困难，实用化是不容易的。
技术实现思路
于是，本专利技术的目的之一在于提供可以用简单的晶体管构造的存储单元动态地存储数据的半导体存储器件。本专利技术的第1方面(图19A)，是一种具有用来构成存储单元(MC)的多个MIS晶体管的半导体存储器件，其特征在于各MIS晶体管具备半导体层(12)； 在上述半导体层上形成的源区(15)；在上述半导体层上与上述源区分离开形成的漏区(14)，使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体；用来在上述沟道体上形成沟道的第1栅极(13)；用来借助于电容耦合控制上述沟道体电位的第2栅极(20)；在上述沟道体的上述第2栅极一侧形成的高浓度区(21)，具有比上述沟道体的杂质浓度还高的杂质浓度，上述MIS晶体管，动态地存储把上述沟道体设定为第1电位的第1数据状态和把上述沟道体设定为第2电位的第2数据状态。本专利技术的第2方面(图25A)，是一种具有用来构成存储单元(MC)的多个MIS晶体管的半导体存储器件，其特征在于各MIS晶体管具备半导体层(12)；在上述半导体层上形成的源区(15)；在上述半导体层上与上述源区分离开形成的漏区(14)，使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体；用来在上述沟道体上形成沟道的第1栅极(13)，上述MIS晶体管，在沟道电流从上述源区(15)向上述漏区(14)流的情况，和沟道电流从上述漏区(14)向上述源区(15)流的情况下，即便是向上述第1栅极提供同一电位的情况下，也具有不同的特性，而且，上述MIS晶体管，借助于在漏极结附近产生碰撞离子化或者借助于由上述第1栅极感应出来的漏极漏电流，动态地存储把上述半导体层设定为第1电位的第1数据状态和在上述漏区与上述沟道体之间流以正向偏置电流把上述半导体层设定为第2电位的第2数据状态。本专利技术的第3方面(图1+图3)，是一种具有用来构成存储单元(MC)的多个MIS晶体管的半导体存储器件，其特征在于各MIS晶体管具备半导体层(12)；在上述半导体层上形成的源区(15)；在上述半导体层上与上述源区分离开形成的漏区(14)，使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体；用来在上述沟道体上形成沟道的第1栅极(13)，上述MIS晶体管，采用流动归因于给栅极(13)加上负电位而感应出来的漏极漏电流的办法，动态地存储把上述半导体层设定为第1电位的第1数据状态和在上述漏区(14)与上述沟道体之间流以正向偏置电流把上述沟道体设定为第2电位的第2数据状态。附图说明图1的剖面图示出了根据本专利技术的基本概念得到的DRAM单元的基本构造。图2是同上存储单元的等效电路。图3是使用同上存储单元构成DRAM的存储单元阵列的情况下的布局。图4A是图3的A-A’剖面图。图4B是图3的B-B’剖面图。图5示出了同上存储单元的字线电位和沟道体电位的关系。图6是用来说明同上存储单元的读出方式的说明图。图7是用来说明同上存储单元的另一读出方式的说明图。图8示出了同上DRAM的‘1’数据读出/刷新的动作波形。图9示出了同上DRAM的‘0’数据读出/刷新的动作波形。图10示出了同上DRAM的‘1’数据读出/‘0’数据写入的动作波形。图11示出了同上DRAM的‘0’数据读出/‘1’数据写入的动作波形。图12示出了同上DRAM的另一读出方式的‘1’数据读出/刷新的动作波形。图13示出了同上DRAM的另一读出方式的‘0’数据读出/刷新的动作波形。图14示出了同上DRAM的另一读出方式的‘1’数据读出/‘0’数据写入的动作波形。图15示出了同上DRAM的另一读出方式的‘0’数据读出/‘1’数据写入的动作波形。图16示出了由同上DRAM单元的‘0’写入/读出的模拟得到的沟道体电位变化。图17示出了由同上DRAM单元的‘1’写入/读出的模拟得到的沟道体电位变化。图18示出了由同上模拟实施的‘0’、‘1’数据的读出时的漏极电流-栅极电压特性。图19A的剖面图示出了实施例1的存储单元的构造。图19B示出了把图19A所示的存储单元排列成矩阵的存储单元阵列的等效电路。图19C示出了把图19A所示的存储单元排列成矩阵的布局。图19D是图19C的A-A’剖面图。图19E是图19C的B-B’剖面图。图19F的斜视图示出了实施例1的存储单元的变形例。图19G是图19F的A-A’剖面图。图19H是图19F的B-B’剖面图。图19I示出了把图19F所示的存储单元排列成矩阵的存储单元的布局。图19J是图19I的A-A’剖面图。图19K是图19I的B-B’剖面图。图19L是图19I的C-C’剖面图。图19M的斜视图示出了实施例1的存储单元的另一个变形例。图19N是图19M的存储单元的B-B’剖面图。图20的剖面图示出了实施例2的DRAM单元的构造。图21是实施例3的存储单元阵列的平面图。图22是图21的A-A’剖面图。图23是实施例4的存储单元阵列的平面图。图24是图23的A-A’剖面图。图25A的剖面图示出了实施例5的存储单元的构造。图25B的模式图示出的是在图25A所示的存储单元中，给漏区加上正电位，给栅极加上正电位，使源区接地的情况下的存储单元的状态。图25C的模式图示出的是在图25A所示的存储单元中，给漏区加上负电位，给栅极加上正电位，使源区接地的情况下的存储单元的状态。图26示出了同上实施例的存储单元的特性。图27的剖面图示出了实施例6的存储单元的构造。图28的剖面图示出了实施例6的存储单元的另外的构造。图29A是SGT构造的存储单元使用栅极偏移构造的情况下的存储单元阵列的平面图(实施例6)。图29B是图29A的存储单元阵列的A-A’剖面图。图30A是在实施例3中，导入了栅极偏移构造的情况下的存储单元阵列的平面图(实施例6)。图30B是图30A的存储单元阵列的A-A’剖面图。图30C是在实施例4中，导入了栅极偏移构造的情况下的存储单元阵列的平面图(实施例6)。图30D是图30C的存储单元阵列的A-A’剖面图。图31的特性图示出了MISFET的GIDL电流。图32是使用GIDL电流的‘1’写入/读出的动作波形图。图33是实施例8的存储单元阵列的平面图。图34A是图33的A-A’剖面图。图3本文档来自技高网...

【技术保护点】
一种具有用来构成存储单元（ＭＣ）的多个ＭＩＳ晶体管的半导体存储器件，其特征在于：各ＭＩＳ晶体管具备： 半导体层（１２）； 在上述半导体层上形成的源区（１５）； 在上述半导体层上与上述源区分离开形成的漏区（１４），使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体； 用来在上述沟道体上形成沟道的第１栅极（１３）； 用来借助于电容耦合控制上述沟道体电位的第２栅极（２０）； 在上述沟道体的上述第２栅极一侧形成的高浓度区（２１），具有比上述沟道体的杂质浓度还高的杂质浓度， 上述ＭＩＳ晶体管，动态地存储把上述沟道体设定为第１电位的第１数据状态和把上述沟道体设定为第２电位的第２数据状态。

【技术特征摘要】
JP 2001-3-15 074236/20011.一种具有用来构成存储单元(MC)的多个MIS晶体管的半导体存储器件，其特征在于各MIS晶体管具备半导体层(12)；在上述半导体层上形成的源区(15)；在上述半导体层上与上述源区分离开形成的漏区(14)，使上述源区和上述漏区之间的上述半导体层变成为浮置状态的沟道体；用来在上述沟道体上形成沟道的第1栅极(13)；用来借助于电容耦合控制上述沟道体电位的第2栅极(20)；在上述沟道体的上述第2栅极一侧形成的高浓度区(21)，具有比上述沟道体的杂质浓度还高的杂质浓度，上述MIS晶体管，动态地存储把上述沟道体设定为第1电位的第1数据状态和把上述沟道体设定为第2电位的第2数据状态。2.根据权利要求1所述的半导体存储器件，其特征在于上述第1数据状态，采用使上述MIS晶体管进行五极管动作在漏极结附近产生碰撞离子化的办法进行写入，上述第2数据状态，采用给借助于来自上述第1栅极的电容耦合提供规定电位的上述沟道体和上述漏区之间提供正向偏置的办法进行写入。3.根据权利要求1所述的半导体存储器件，其特征在于上述第1栅极(13)和上述第2栅极(20)单独地形成。4.根据权利要求3所述的半导体存储器件，其特征在于上述多个MIS晶体管被排列成矩阵，在第1方向上排列的MIS晶体管的漏区(14)被连接到位线上，在第2方向上排列的MIS晶体管的第1栅极(13)被连接到第1字线(WL1)上，上述MIS晶体管的源区(15)被连接到固定电位上，在上述第2方向上排列的上述MIS晶体管的第2栅极(20)被连接到第2字线(WL2)上，构成存储单元阵列。5.根据权利要求3所述的半导体存储器件，其特征在于上述多个MIS晶体管被排列成矩阵，在第1方向上排列的MIS晶体管的漏区(14)被连接到位线上，在第2方向上排列的MIS晶体管的第1栅极(13)被连接到字线(WL)上，上述MIS晶体管的源区(15)被连接到第1固定电位上，上述MIS晶体管的第2栅极(20)作为全部MIS晶体管的共通板极被连接到第2固定电位上，构成存储单元阵列。6.根据权利要求3所述的半导体存储器件，其特征在于上述半导体层(12)，在半导体衬底上边被形成为用绝缘膜(11)进行隔离，上述第1栅极(13)在上述半导体层的上部作为第1字线(WL1)连续地配设，上述第2栅极(20)，在上述半导体层(12)的下部作为与上述第1字线并行的第2字线(WL2)连续地配设。7.根据权利要求3所述的半导体存储器件，其特征在于上述半导体层，是在半导体衬底上边形成的柱状半导体(30)，上述第1栅极(13)被形成为与上述柱状半导体层的一个侧面相对，上述第2栅极(20)被形成为与在上述柱状半导体层和上述第1栅极相反一侧的侧面上形成的上述高浓度区(21)相对，上述漏区(14)在上述柱状半导体的上表面上形成，上述源区(15)在上述柱状半导体的下部形成。8.根据权利要求3所述的半导体存储器件，其特征在于上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。9.根据权利要求5所述的半导体存储器件，其特征在于上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。10.根据权利要求7所述的半导体存储器件，其特征在于上述第1栅极(13)对上述源区(15)的重叠量为正，对上述漏区(14)的重叠量为负。11.根据权利要求3所述的半导体存储器件，其特征在于还具备驱动上述第1栅极(13)和上述第2栅极(20)的驱动电路(WDDV2)，用比上述第1栅极(13)还低的电位同步驱动上述第2栅极(20)。12.根据权利要求3所述的半导体存储器件，其特征在于还具备用同一电位同步驱动上述第1栅极(13)和上述第2栅极(20)的驱动电路(WDDV1)。13.根据权利要求1所述的半导体存储器件，其特征在于上述第1栅极和上述第2栅极，被构成为共通形成的共通栅极。14.根据权利要求13所述的半导体存储器件，其特征在于上述高浓度区(21)在上述沟道体...

【专利技术属性】
技术研发人员：堀口文男，大泽隆，岩田佳久，山田敬，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]