多阶存储单元制造技术

本发明专利技术提供一种多阶存储单元，包括一基底、一第一浮置栅极、一第二浮置栅极及一控制栅极。基底内具有一第一掺杂区、第二掺杂区及位于该第一掺杂区与该第二掺杂区间的信道区。第一浮置栅极绝缘地设置于靠该第一掺杂区侧的信道区上。第二浮置栅极绝缘地设置于靠该第二掺杂区侧的信道区上，且与该第一浮置栅极隔开。控制栅极绝缘地设置于该等第一及第二浮置栅极上。此种存储单元在写入不同位时，控制栅极的偏压值均相同，且视所要储存的位而对第一掺杂区或第二掺杂区以固定电压值偏压，此外，写入与抹除时均使用相同的偏压值于控制栅极，故使每单位芯片面积的存储量增加，亦达到简化外围电路的目的。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是涉及一种半导体存储装置，特别关于一种多阶存储单元，可储存多个位，并提高每单位芯片面积的位储存容量，亦不需复杂的外围电路。随着CMOS的技术深入到次微米以下，快擦写存储(Flash memory)的密度也跟着不断升高，使每位所需的成本被大幅地减少。但是，在电路体积缩小的过程中却会遇上更多的问题。有些研究者提出了不同种类内存的多阶(multi-level)结构，这些内存种类包括DRAM、SDRAM、Flash EEPROM。其中，多阶Flash EEPROM特别受到注目。在多阶结构的观念尚未应用于快擦写存储之前，一个快擦写存储单元仅可储存一个位，且藉由临界电压值(threshold voltage)的改变来控制位的读取。临界电压的改变是起因于浮置栅极(floating gate)中所储存的电荷量的改变。当浮置栅极充入电荷时，临界电压值较高，可以视为「0」。反的，浮置栅极内没有电荷时，临界电压值较低，可以视为「1」。因此，每一个快擦写存储的存储单元(memory cell)使用两个位阶来储存一个位。但是，如果每一个存储单元可以使用两个以上的位阶，如4个、8个或更多，就等于本文档来自技高网...

【技术保护点】
一种多阶存储单元，包括： 一基底，具有一第一掺杂区、第二掺杂区及位于该第一掺杂区与该第二掺杂区间的信道区； 一第一浮置栅极，绝缘地设置于靠该第一掺杂区侧的信道区上； 一第二浮置栅极，绝缘地设置于靠该第二掺杂区侧的信道区上，且与该第一浮置栅极隔开；以及 一控制栅极，绝缘地设置于该等第一及第二浮置栅极上。

【技术特征摘要】
1.一种多阶存储单元，包括一基底，具有一第一掺杂区、第二掺杂区及位于该第一掺杂区与该第二掺杂区间的信道区；一第一浮置栅极，绝缘地设置于靠该第一掺杂区侧的信道区上；一第二浮置栅极，绝缘地设置于靠该第二掺杂区侧的信道区上，且与该第一浮置栅极隔开；以及一控制栅极，绝缘地设置于该等第一及第二浮置栅极上。2.如权利要求1所述的存储单元，其中该第一及第二掺杂区具有不同的掺杂浓度以改变浮置栅极与掺杂区的重叠面积，或改变掺杂区的深度。3.如权利要求1所述的内存单元，其中该第一及第二浮置栅极是由多晶硅所构成。4.如权利要求1所述的内存单元，其中该控制栅极是由多晶硅所构成。5.如权利要求1所述的内存单元，其中更包括一位于该第一与第二浮置栅极间的氧化层，将第一与第二浮置栅极绝缘。6.如权利要求1所述的内存单元，其中更包括一栅极氧化层，位于该基底与该第一及第二浮置栅极的间。7.如权利要求1所述的内存单元，其中更包括一隧穿氧化层及一鸟嘴型厚绝缘层，位于该控制栅极与该第一及第二浮置栅极的间。8.如权利要求1所述的内存单元，其中，对该内存单元的写入方法由第二掺杂区进行写入，产生「1」位阶，由第一掺杂区进行写入，产生「2」位阶，而上述两项写入法的组合则可产生「3」位阶。9.一种多阶存储单元，包括...

【专利技术属性】
技术研发人员：林泓均，王是琦，陈泰元，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]