静电放电保护电路制造技术

本发明专利技术为一种静电放电保护电路，包含有一半导体控整流器以及一非挥发性内存。半导体控制整流器包含有一阳极、一阴极以及一阳极栅，而阳极与阴极是分别连接于一第一和一第二电路接点。非挥发性内存包含有一浮动栅以及一对源／漏极，源／漏极分别连接于半导体控制整流器的阴极与阳极栅，且浮动栅内存有预定量电荷，以降低半导体控制整流器呈负顺向偏压的触发电压。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于集成电路保护技术，特别是关于一种静电放电保护电路，它适于应用在操作电压超过供应电压范围的电路内。在亚微米CMOS的
中，静电放电(electrostaticdischarge)效应是评价集成电路可靠度良劣时所需考虑的重要因素之一。请参阅第1图，第1图是为一公知的静电放电保护电路制于半导体基底的剖面图，此静电放电保护电路是一侧向半导体控制整流器(Lateral Semiconductor Controlled Rectifier)。如第1图所示，标号1代表一集成电路核心电路(core circuit)，在电路操作模式下，由电压源VSS和VDD提供所需电源；标号2代表一接合垫(pad)，且有一侧向半导体控整流器3连接至接合垫2。在静电放电的情况下，希望藉由侧向半导体控制整流器3的导通，释放接合垫2处的静电放电应力，保护核心电路1免于静电放电的破坏。再请参阅第1图，一n型阱区11形成于半导体基底10内。一p+掺杂区12形成于n型阱区11内，作为侧向半导体控制整流器3的阳极(anode electrode)；而一n+型掺杂区13形成于p型基底10内，作为侧向半导体控制整流器3的阴极(cathode electrode)。再者，p+掺杂区12是经由一n+型接触区14耦接n型阱区11，n+型掺杂区13系经由一p+型接触区15耦接p型半导体基底10。如此的侧向半导体控制整流器3可视为包含有两个双极性晶体管T1和T2。如图所示，由p+型掺杂区12、n型阱区11、以及p型半导体基底10分别建构pnp晶体管T1发射极、基极、以及集电极，而n型阱区11、p型半导体基底10、以及n+型掺杂区13分别建构npn晶体管T2的集电极、基极、以及发射极。而电阻Rwell和Rsub则分别代表n型阱区11和p型半导体基底10的扩展电阻(spreading resistance)。如第1图所示，n+型接触区14和p+型掺杂区12均连接至接合垫2，而n+型掺杂区13和p+型接触区15均连接至VSS(当于电路正常操作时，VSS通常为接地电位)。请参阅第2图，第2图为第1图侧向半导体控制整流器的I-V曲线图。图二为在静电放电事件发生时，VSS和VDD尚未供应电源，为浮接状态。因此，当有相对于VSS为正的静电放电应力出现在接合垫2时，n型阱区11和p型半导体基底10间接面因累增崩溃(avalanchebreakdown)，触发侧向半导体控整流器3(此触发电压及触发电流分别为Vtrig和Itrig)导通电流释放静电放电应力，而将阳极12与阴极13间电位钳位至约为保持电压Vh，使核心电路1免于静电放电破坏。当有相对于VSS为负的静电放电应力出现在接合垫2时，则因n型阱区11和p型半导体基底10间接面呈顺向偏压(forward bias)，也可保护核心电路1免于静电放电的破坏。此侧向半导体控制整流器3的I-V曲线即如第2图所示。而以n型阱区11和p型半导体基底10所形成的触发电压大约为30到50伏特(volt)。请参阅第3图以及第4图，第3图为公知的一种场氧化层边缘崩溃(avalanche breakdown at field oxide edge)触发的静电放电保护电路制于半导体基底的剖面图。第4图为公知另一种栅辅助(gate-aided breakdown)触发的静电放电保护电路制于半导体基底的剖面图。但是，毕竟30到50伏特时才触发实在是太高了，核心电路有可能在位触发前便损坏，所以有类似第1图的改进方法。如第3图所示，第3图中多加上了一个场氧化层20以及伴随在场氧化层20旁的n+型崩溃区22，由于场氧化层20下会植入信道阻绝物(channelstopper)，因此n+型崩溃区22和场氧化层20的边缘会较早崩溃，所以触发侧向半导体控制整流器。如第4图所示，第4图比第1图中多加上一个MOS晶体管24，利用MOS晶体管24的源/漏极有较低的崩溃电压来提早触发侧向半导体控制整流器。而第3图以及第4图所能达到的触发电压大约为15至20伏特。然而，由上述方法可知，任何的一种结构，在一种尺寸以及一种工艺的环境下，就只能有一种表现。因此，适用于5V输出/输入(input/output、I/O)的半导体控制整流器便不一定适用于12V输出/输入。必须要重新设计、实验，所以耗费许多的成本才能得到两种半导体控制整流器以供两种不同的需求。本专利技术的目的在于提供一种以非挥发性内存构成的静电放电保护电路。适当的调整非挥发性内存浮动栅内的电荷，便可以使半导体控制整流器产生不同的触发电压，所以可以依实际情况的需求，有更广泛的运用。根据上述之目的，本专利技术可以藉由一种静电放电保护电路来完成。静电放电保护电路包括有一半导体控制整流器，而半导体控制整流器的阳极与阴极分别连接于一第一和一第二电路接点。静电放电保护电路还包含一非挥发性内存(non-volatile memory)，非挥发性内存的一对源/漏极是分别连接于半导体控制整流器的阴极与阳极栅，且非挥发性内存浮动栅内存有预定量的电荷，用以降低半导体控整流器呈负顺向偏压一触发电压。于电路操作模式下，纵使操作电压超过供应电压范围，在一定的限度后，非挥发性内存便会产生栅导致的源/漏极漏电流(gate induceddrain leakage，GIDL)，此电流会降低阳极栅的电位，并且触发半导体控制整流器，来保护核心电路的正常操作。再者，本专利技术也提供一种静电放电保护电路，可以实现于一半导体基底上。静电放电保护电路包含有一n型半导体层，n型半导体层具有一第一接触区，一p型半导体层，与n型半导体层间呈一接面，且p型半导体层具有一第二接触区，以及一p型掺杂区，设置于n型半导体层内，与第一接触区同连接至一第一电路接点。静电放电保护电路还包含有一非挥发性内存(non-volatile memory)，设置于p型半导体层内，包含有一浮动栅以及一对源/漏极。源/漏极之一者连接于n型半导体层，而非挥发性内存以源/漏极之另一者以及该第二接触区同连接于一第二电路接点。其中，浮动栅内存有预定量的电荷，以降低半导体控整流器呈负顺向偏压的一触发电压。一但操作电压超过供应电压范围，在一定的限度后，栅导致的源/漏极漏电流便会开始出现，一方面可以降低接面处的n型半导体层的电位，另一方面，因为栅导致的源/漏极漏电流会流经过p型半导体层，所以可以拉高接面处的p型半导体层的电位。两者都能够触发半导体控制整流器，来保护核心电路正常操作。本专利技术优点在于非挥发性内存浮动栅内的电荷是可以控制的，因此闸导致的源/漏极漏电流便可以控制。所以只要适当的调整非挥发性内存的浮动栅内的电荷，便可以使半导体控制整流器产生不同的触发电压，可以依实际情况的需求，使本专利技术静电放电保护电路有更广泛的运用。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下静电放电保护电路30制作于一半导体芯片上，包括有一n型半导体层，如图上所示之n型阱区(n-well)36，n型阱区36具有一第一接触区，譬如n型阱区36上的n+型接触区38，用来使n型阱区36和后来的金属线(未显示)间有良好的电性接触。静电放电保护电路30另有一p型半导体层，如第本文档来自技高网...

【技术保护点】
一种静电放电保护电路，包括： 一半导体控制整流器，包含有一阳极、一阴极以及一阳极栅，而该阳极与该阴极是分别连接于一第一和一第二电路接点；以及 一非挥发性内存（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ），其包含有一浮动栅以及一对源／漏极，该对源／漏极是分别连接于该半导体控制整流器的阴极与阳极栅，且该浮动栅内存有预定量的电荷，以降低该半导体控制整流器呈负顺向偏压的一触发电压。

【技术特征摘要】
1.一种静电放电保护电路，包括一半导体控制整流器，包含有一阳极、一阴极以及一阳极栅，而该阳极与该阴极是分别连接于一第一和一第二电路接点；以及一非挥发性内存(non-volatile memory)，其包含有一浮动栅以及一对源/漏极，该对源/漏极是分别连接于该半导体控制整流器的阴极与阳极栅，且该浮动栅内存有预定量的电荷，以降低该半导体控制整流器呈负顺向偏压的一触发电压。2.如权利要求1所述的静电放电保护电路，其中该非挥发性内存是为一分栅式(split gate)内存(memory cell)。3.如权利要求2所述静电放电保护电路，其中较靠近该分栅式内存的控制栅的一源/漏极是连接于该第二电路接点。4.如权利要求1所述的静电放电保护电路，其中该非挥发性内存为一堆栅式(split gate)内存(memory cell)。5.如权利要求1所述的静电放电保护电路，其中该第一电路接点是连接一集成电路接合垫。6.一种静电放电保护电路，包括一n型半导体层，该n型半导体层具有一第一接触区；一p型半导体层，与该n型半导体层间呈一接面，该p型半导体层...

【专利技术属性】
技术研发人员：陈伟梵，俞大立，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]