半导体记忆装置制造方法及图纸

一种半导体记忆装置，包括：复数条字线；沿与上述字线交差的方向延伸的复数条位线；配置在上述字线和位线的各个交差点上的，由一个ＭＯＳ晶体管形成的传输门及包括单电容的动态型储存元件；上述各个动态型储存元件的传输门的一端被连接在上述位线上，另一端被连接在上述电容的储蓄节点上，而栅被连接在上述字线上；其中： 在上述复数条位线和相邻位线之间，每个都是沿着上述相邻位线平行的方向延伸，且还配置着在上述相邻位线同一配线层上所制成的屏蔽用第一配线模式。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
本专利技术涉及随机存取储存器等的半导体记忆装置，特别是连接在动态型储存元件上的位线，以读出放大序列为中心左右各延伸一个交差点(开敞式位线型)的半导体记忆装置。迄今为止，做为半导体记忆装置，如日本国特开昭59-2365号公报及特开2001-118999号公报。这些公报的技术，都是以由一个晶体管和单电容制成的动态型储存元件、字线、位线构成的，同时，构成互补位线对的两条位线以读出放大列为中心各自左右延伸一个交点方式(开敞位线型)的动态型RAM为对象的。上述第一公报中，在利用以MOS电容为信息记忆电容的情况下，在由于周围电路的操作而引起电源电压变动的时候，为了消除这个变动无法传给以读出放大列为界的左右分割为两部分的板式电极全体的情况，在每个板式电极中，将和板式电极复数点联接的第一配线平行于位线的同方向配置的同时，将与各个板式电极联接的上述各个第一配线用第二配线联接，采用将这个第二配线的中央部分通过第三配线和周围电路的电源线相联的构配对应于周围电路的电位发生变化的时候，均一化全体板式电极的电位。另一方面，在上述第二公报中，信息记忆电容为COB(Capacitor OverBit-line)型电容、或者是信息记忆电容的一个电极是在层间绝缘膜孔的内壁上被制成的圆柱状电极时，为减轻以位线和板式电极之间存在的寄生电容为起因的板式杂音，以读出放大列为中心设置在其左右两侧的复数个动态型储存元件的电容的共同板式电极相互联接。近年，将逻辑电路和动态型RAM混合制造在一个晶片上的DRAM混装LSI制品很盛行，但是，上述DRAM混装LSI上装配了的动态型RAM储存器电容，是比通用DRAM电容小，可望获得与标准CMOS同等的晶体管特性和降低成本。为此，利用了由标准CMOS制造工序可能制造的平整型储存元件的混装动态型RAM是有效果的。还有，为减小动态型RAM的尺寸，希望操作方式最好为单节点方式(开敞位线型)。然而，有关单节点方式的动态型RAM，本申请的专利技术者们详细讨论了干涉杂音后，近年的微小化工序中，相邻的位线之间的干涉杂音为主要原因，判明了即便是在板式电极上也存在着无法忽视的杂音。为了减小这个板式杂音，即便是利用上述第一第二公报所记载的技术来安定板式电极电位，也还是不够充分的。并且，对于相邻位线之间的杂音未起到作用。还有，任何一个公报中，因为板式电极的制造工序都是与晶体管的栅电极制造工序非为同一工序，所以，制造工序多，有增大晶片成本的缺点。以下，用图15及图16说明有关由于相邻位线之间的杂音储存器阵列的操作余量(margin)的恶化。如图15所示，在读出放大列的左右的每个储存器阵列MATA、MATB在所配置的单节点方式的储存器阵列中，相邻位线之间存在着寄生电容。做为一个例子，说明选择储存器阵MATA的字线WL0A，进行从储存元件MC读出数据的操作，位线BL1上读出高电平，其他的位线BL0、BL2～BLn读出低电平的情况。这种情况下，因为与位线BL1相邻的位线BL0和BL2的数据为反相数据，位线BL1通过相邻位线之间的寄生电容Cbs01A、Cbs12A接受耦合杂音，在这个位线BL1上显示的读出电位变小。另一方面，参照电位的储存器阵列MATB一侧的位线NBL0～NBLn的电位没有变动。因此，在根据读出放大的放大操作的开始时刻，各个互补位线之间的电位差，互补位线对(BL1、NBL1)的读出电位差，比其他的互补位线对的小。这种状态下，根据读出放大进行放大操作的话，因为位线BL1的高电平的读出余量小，在读出放大的平衡被破坏的情况下，数据被错误放大的情况就会发生。进一步讲，在位线BL1的高电平信号小，其他的位线BL0、BL2～BLn的低电平信号大的状态下进行放大操作时，位线BL0、BL2～BLn的放大操作的放大速度快，位线BL1的放大操作的速度慢。即使在这个时候，介于位线之间的寄生电容Cbs01A、Cbs12A在位线BL1上产生逆向杂音、还有，在储存器阵MATB一侧也介于寄生电容Cbs01B、Cbs12B在位线NBL1上产生逆相杂音。因为这些杂音更加迟延了互补位线对(BL1、NBL1)的放大速度，互补位线对(BL1、NBL1)的数据被反相，会有误读出的情况。如此，单节点方式的储存阵列，因为相邻位线之间存在着寄生电容，依赖于从位线读出的数据形式，数据有可能被读错，特别是，既存于储存元件中的信号电荷由于泄漏电流等原因减少的情况下，从位线读出的信号电平就变得更小，误读出得可能性也就变得更高。还有，迄今为止的动态型RAM中，在读出放大电路大的情况下，集成化程度低，还有，在构成读出放大电路的N沟道型及P沟道型配对晶体管的操作偏差大的情况下，操作不安定，仍然有数据误读出的可能性。
技术实现思路
本专利技术的目的是提供，控制位线之间的干涉杂音、板式电极杂音，谋求提高操作余量的单节点式半导体记忆装置。还有，本专利技术的其他目的是，在利用平整型储存元件的动态型RAM中，改良读出放大电路附近的平面构成，实现高集成化和操作的安定性。为了达到上述目的，本专利技术中，进行了各个位线之间的屏蔽用配线的配置以及尽可能将动态型储存元件的板式电极共同化。还有，为了达到上述的其他目的，本专利技术中进行了改变制成位线的配线层用储存阵列和读出放大列以及特别制成构成读出放大电路的配对晶体管的栅电极。也就是，本专利技术的半导体记忆装置包括，复数条字线，沿与上述字线交差的方向延伸的复数条位线，配置在上述字线和位线的各个节点上的，由一个MOS晶体管形成的传输门及包括单电容的动态型储存元件。上述各个动态型储存元件的传输门的一端被连接在上述位线上，另一端被连接在上述电容的储蓄节点上，栅是被连接在上述字线上的半导体记忆装置，其特征是，在上述复数条位线和相邻位线之间，每个都是沿着上述相邻位线平行的方向延伸，且还配置着在上述相邻位线同一配线层上所制成的屏蔽用第一配线模式。如上，在本专利技术中，由于通过配置在相邻位线之间的屏蔽用第一配线模式，相邻位线之间的干涉杂音被大幅度降低，所以可以实现数据读出操作的安定化。还有，本专利技术的半导体记忆装置包括，复数条字线，沿与上述字线交差方向延伸的复数条位线，配置在上述字线和位线的各个交差点上的动态型储存元件。上述各个动态型储存元件是由一个MOS晶体管制成的传输门，具有包含储蓄节点及板式电极的单电容的同时，上述传输门的一端被连接在上述位线上，另一端被连接在上述电容的储蓄节点上，栅是被连接在上述字线上的半导体记忆装置，其特征是，上述字线和上述动态型储存元件的板式电极在同一工序中制成，上述动态型储存元件的板式电极包含，连接在共同字线上的动态型储存元件，和这些动态型储存元件的电容与电容与被相邻配置的其他动态型储存元件的复数个动态型储存元件的相互之间，被制成共同的板式电极。如上，本专利技术中，储存阵列中所包含的复数个动态型储存元件的板式电极，由于字线的存在被细致分割，然而，包括连接在共同的字线上的储存元件及相邻与电容的储存元件的多数储存元件之间的板式电极被共同化，形成了共同的板式电极，所以板式电极就被低阻抗化，同时就板式电极的干涉杂音而言可以谋求到操作的安定化。还有，本专利技术的半导体集成电路包括，复数条字线，沿与上述字线交差方向延伸的复数条位线，复数板式电极，有配置在上述字线和位线的各个交差点本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体记忆装置，包括复数条字线；沿与上述字线交差的方向延伸的复数条位线；配置在上述字线和位线的各个交差点上的，由一个MOS晶体管形成的传输门及包括单电容的动态型储存元件；上述各个动态型储存元件的传输门的一端被连接在上述位线上，另一端被连接在上述电容的储蓄节点上，而栅被连接在上述字线上；其中在上述复数条位线和相邻位线之间，每个都是沿着上述相邻位线平行的方向延伸，且还配置着在上述相邻位线同一配线层上所制成的屏蔽用第一配线模式。2.根据权利要求第1项所涉及的半导体记忆装置，还包括至少第一及第二储存阵列；上述第一及第二储存阵列，每一个都拥有上述复数条字线，上述复数条位线，上述复数个动态型储存元件；上述第一及第二储存阵列沿上述位线的延伸方向配置；上述第一储存阵列的各个位线和与这个位线对应的上述第二储存阵列的各位线构成互补位线对的开敞位线型半导体记忆装置；其中上述第一储存阵列的各个相邻位线之间，以及上述第二储存阵列的各个相邻位线之间，都配置了上述屏蔽用第一配线形式。3.根据权利要求第1项所涉及的半导体记忆装置，其中上述动态型储存元件，电容是由MOS晶体管构成的并行平板型；上述电容的板式电极和上述复数条位线在同一工序中制成；在上述电容及上述复数条位线上方的配线层中制成了上述复数条位线和上述第一配线形式。4.根据权利要求第3项所涉及的半导体记忆装置，其中上述第一配线形式制成在第一金属配线层上。5.根据权利要求第1项所涉及的半导体记忆装置，其中上述第一配线形式设定了固定电位。6.根据权利要求第5项所涉及的半导体记忆装置，其中上述第一配线形式和上述动态型储存元件的基板设定了共同的电位。7.根据权利要求第5项所涉及的半导体记忆装置，其中上述第一配线形式，被连接在联接着内部电源发生电路的电源线上。8.根据权利要求第1项所涉及的半导体记忆装置，其中有和上述第一配线形式的每一个相交沿位线的延伸方向配置的复数配线形式；上述第一配线形式在每一个和上述第二配线形式的交点上都联通着；上述第一及第二配线形式，从全体来讲，行和列是以网状形式配置。9.根据权利要求第8项所涉及的半导体记忆装置，其中有选择上述复数条位线中的任何一条进行活性化的行选择信号配线；上述第二配线形式和每条行选择信号配线平行延伸，且和上述行选择信号配线制成在同一配线层上。10.根据权利要求第8项所涉及的半导体记忆装置，其中上述第二配线形式，每一条都是以上述每两条行选择信号配线一条的比例，配置在相邻的两条行选择信号配线之间。11.根据权利要求第8项所涉及的半导体记忆装置，其中上述第一配线形式，每一条都在位线的方向，在位线和上述动态型储存元件的传输门的连接部位都被分断；在上述第二配线形式的上层配线层中制成了第三配线形式；上述第二配线形式，每一条，在和上述第三配线形式的各个交点上，与第三配线形式连接。12.一种半导体装置，包括复数条字线，沿与上述字线交差方向延伸的复数条位线，有配置在上述字线和位线的各个交差点上的动态型储存元件；上述动态型储存元件，在拥有由一个MOS晶体管制成的传输门和由储蓄交差点及板式电极组成的单电容的同时，上述传输门一端被连接在上述位线上，另一端被连接在上述电容的储蓄交差点上；栅是连接在上述字线上的半导体记忆装置，其中上述字线和上述动态型储存元件的板式电极在同一工序中制成；上述板式电极，包含连接在共同位线上的动态型储存元件，包含和这些动态型储存元件的电容和电容相邻配置的其他动态型储存元件的复数动态型储存元件之间，制成共同板式电极。13.一种本发明的半导体记忆装置，包括复数条字线，沿与上述字线交差方向延伸的复数条位线，复数个板式电极；有配置在上述字线和位线的各个交差点上的动态型储存元件至少一个储存阵列，上述各个动态型储存元件，在拥有由一个MOS晶体管制成的传输门，储蓄节点；在连接上述板式电极的任何一个单电容的同时，上述传输门一端被连接在上述位线上，另一端被连接在上述电容的储蓄交差点上，栅是连接在上述字线上的半导体记忆装置，其中上述板式电极的每一个，被配置在上述字线之间且平行于字线方向延伸；在上述板式电极的上层的配线层中，配置了与上述板式电极平行且沿其方向延伸的板式电极衬里配线；上述板式电极和板式电极的衬里配线的每一个，在同一个储存阵列内的复数点被共同联接。14.根据权利要求第13项所涉及的半导体记忆装置，其中上述板式电极衬里配线配置在上述位线所配置的配线层的上层配线层中。15.根据权利要求第13项所涉及的半导体记忆装置，其中有选择上述复数条位线中的任何一条进行活性化的行选择信号配线；上述板式电极衬里配线，每一条都与上述行选择信号配线平行且沿其方向延伸，并且与上述行选择信号配线制成在同一配线层内。16.根据权利要求第13项所涉及的半导体记忆装置，其中上述板式电极衬里配线和上述板式电极，在位于复数个储存阵列的相互之间的区域上电连接。17.根据权利要求第13项所涉及的半导体记忆装置，其中有选择上述复数条位线中的任何一条进行活性化的行选择信号配线；上述板式电极衬里配线配置在上述行选择信号配线之间。18.根据权利要求第13项所涉及的半导体记忆装置，其中与上述板式电极衬里配线交差，有沿位线方向的复数个板式电极电位供给配线，上述板式电极衬里配线和上述复数条板式电极电位供给配线呈网状配置，上述板式电极衬里配线及复数条板式电...

【专利技术属性】
技术研发人员：广濑雅庸，饭田真久，大田清人，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：