半导体集成电路装置制造方法及图纸

一种半导体集成电路装置，具备：芯片；配置在整个上述芯片上的连接部件（ｓ）；配置在上述芯片周边、具有上述芯片周边侧的第一端部和上述芯片中央侧的第二端部的第一ＩＯ单元；配置在上述第一ＩＯ单元内侧、具有上述芯片周边侧的第三端部和上述芯片中央侧的第四端部的第二ＩＯ单元；设置在上述第一端部、连接到上述连接部件（ｓ）上的第一端子；设置在上述第二端部、连接到上述芯片的内部电路上的第二端子；设置在上述第三端部、连接到上述芯片的内部电路上的第三端子；和设置在上述第四端部、连接到上述连接部件（ｓ）上的第四端子。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉参照本申请基于并主张2001年9月27日提交的在先日本专利申请No2001-297047的优先权，这里参照引入其全部内容。
技术介绍
方法
本专利技术涉及一种在整个半导体芯片上配置垫并连接半导体芯片和插件的倒装片型半导体集成电路装置。2、相关技术的描述以前提供一种在整个半导体芯片上配置垫并连接半导体芯片和插件的倒装片型半导体集成电路装置。附图说明图16表示第一现有技术的倒装片型半导体集成电路装置的平面图。图17表示图16所示半导体集成电路装置的局部放大图。另外，图16中省略布线。下面说明第一现有技术的倒装片型半导体集成电路装置。如图16所示，在整个芯片11上配置与插件(未图示)电连接用的垫(或凸起)12，沿芯片11的周边配置矩形形状的IO单元13。其中，配置在芯片11中央部的垫12用来向内部电路提供电源电压和接地电位，配置在芯片11周边部的垫12用来向IO单元13提供信号、提供电源电压和接地电位。另外，在芯片11的中央部侧的IO单元13的端部设置连接到芯片11的内部电路上的内部信号端子13a，在芯片11周边部侧的IO单元13的端部设置连接到垫12上的外部信号端子13b。如图17所示，垫12间的距离通常比IO单元13的尺寸长，所以对一列IO单元13分配多列垫12。并且，用布线15连接垫12和IO单元13的外部信号端子13b。布线15仅由作为最厚布线层的最上层或由最上层加上其下一层的两层构成。另外，在芯片11中央部的垫12上分别连接连接到电源上的电源布线17、接地的接地布线18。但是，在上述第一现有技术中，随着输入输出信号数量的增加而必需增加信号端子数的情况下，沿芯片11的周边配置IO单元13，所以芯片11的尺寸变大，必需增加可配置的IO单元13的数量。因此，为了芯片11的尺寸不变大而增加信号端子数量，所以提出如下的第二现有技术。图18表示第二现有技术的倒装片型半导体集成电路装置的平面图。图19表示图18所示半导体集成电路装置的局部放大图。另外，图18中省略布线。下面说明第二现有技术的倒装片型半导体集成电路装置。如图18所示，与第一现有技术一样，在整个芯片11上配置与插件(未图示)电连接用的垫12，沿芯片11的周边配置矩形形状的第一IO单元13。另外，在第一IO单元13的内侧配置第二IO单元14。因此，芯片11的尺寸不变大，可配置比第一现有技术的情况还多的IO单元13、14，可增加信号端子的数量。但是，在上述第二现有技术中，如图19所示，连接芯片11中央部的垫12和第二IO单元14的第二布线16变长，产生该部分的第二布线16的电阻和电容增加的问题。此外，连接第二IO单元14和垫12的第二布线16和连接第一IO单元13和垫12的第一布线15混杂在第二IO单元14上的垫12间的狭窄区域中。当多个布线15、16混杂在这种狭窄区域中时，特别是仅在金属布线最上层的一层中形成布线15、16的情况下，还产生不能形成足够宽的布线15、16的问题。如上所述，在上述第一和第二现有技术中，难以在增加IO单元13、14数量的同时，缓和布线15、16长度的缩短或布线15、16的混杂。专利技术概述根据本专利技术一方面的半导体集成电路装置具备芯片；配置在整个上述芯片上的连接部件(s)；配置在上述芯片周边、具有上述芯片周边侧的第一端部和上述芯片中央侧的第二端部的第一IO单元；配置在上述第一IO单元内侧、具有上述芯片周边侧的第三端部和上述芯片中央侧的第四端部的第二IO单元；设置在上述第一端部、连接到上述连接部件(s)上的第一端子；设置在上述第二端部、连接到上述芯片的内部电路上的第二端子；设置在上述第三端部、连接到上述芯片的内部电路上的第三端子；和设置在上述第四端部、连接到上述连接部件(s)上的第四端子。附图的简要描述图1是表示本专利技术实施例1的半导体集成电路装置的平面图。图2是表示本专利技术实施例1的半导体集成电路装置的IO单元的平面图。图3是图1所示半导体集成电路装置的局部放大图。图4是表示本专利技术实施例1的另一半导体集成电路装置的平面图。图5是图4所示半导体集成电路装置的局部放大图。图6是表示本专利技术实施例2的半导体集成电路装置的平面图。图7是图6所示半导体集成电路装置的局部放大图。图8是表示本专利技术实施例3的半导体集成电路装置的IO单元的平面图。图9是表示本专利技术实施例3的半导体集成电路装置的平面图。图10是表示本专利技术实施例4的半导体集成电路装置的平面图。图11是图10所示半导体集成电路装置的局部放大图。图12是表示本专利技术实施例4的另一半导体集成电路装置的平面图。图13是表示本专利技术实施例5的半导体集成电路装置的平面图。图14是表示本专利技术实施例6的半导体集成电路装置的平面图。图15是图14所示半导体集成电路装置的局部放大图。图16是表示第一现有技术的半导体集成电路装置的截面图。图17是图16所示半导体集成电路装置的局部放大图。图18是表示第二现有技术的半导体集成电路装置的截面图。图19是图18所示半导体集成电路装置的局部放大图。专利技术的详细描述本专利技术的实施例涉及一种在整个半导体芯片上配置垫并连接半导体芯片和插件的倒装片型半导体集成电路装置。下面参照附图来说明本专利技术的实施例。在该说明中，整个图中对相同的部分附加相同的参照符号。实施例1实施例1是芯片外侧的IO单元和芯片内侧的IO单元的内部信号端子相对的实例。图1是表示本专利技术实施例1的半导体集成电路装置的平面图。图2表示图1所示IO单元的放大图。图3是图1所示半导体集成电路装置的局部放大图。另外，图1中省略了布线。下面说明实施例1的倒装片型半导体集成电路装置。如图1、图2所示，在整个芯片11上将与插件(未图示)电连接的多个垫(或凸起等连接部件)12配置成格子形。另外，沿芯片11的周边配置矩形形状的第一IO单元13，在该第一IO单元13的内侧配置第二IO单元14。第一IO单元13由多个构成，该由多个构成的第一IO单元13分别相邻配置在芯片11的各边上。同样，第二IO单元14由多个构成，该由多个构成的第二IO单元14分别相邻配置在芯片11的各边上。其中，在第一IO单元13中，在芯片11的中央侧端部上设置连接到芯片11内部电路上的内部信号端子13a，在芯片11的周边部侧的端部上设置连接到垫12上的外部信号端子13b。另一方面，在第二IO单元14中，在芯片11的周边部侧的端部上设置连接到芯片11内部电路上的内部信号端子14a，在芯片11的中央侧端部上设置连接到垫12上的外部信号端子14b。即，第一IO单元13的方向与第二IO单元14的方向相反，所以，第一IO单元13的内部信号端子13a和第二IO单元14的内部信号端子14a相对。如图3所示，芯片11的周边部的垫12(例如从芯片11周边的第一列到第五列的垫12)通过第一布线15连接到第一IO单元13的外部信号端子13b上。另外，在连接到第一IO单元13的外部信号端子13b上的垫12内侧的垫12(例如从第六列到第10列的垫12)通过第二布线连接到第二IO单元14的外部信号端子14b上。这些布线15、16仅由作为最厚布线层的最上层这一层或由最上层加上其下一层的两层构成。因此，配置在第一和第二IO单元13、14附近的垫12用来向IO单元13、14提供外本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，具备： 芯片； 配置在整个上述芯片上的连接部件（ｓ）； 配置在上述芯片周边、具有上述芯片周边侧的第一端部和上述芯片中央侧的第二端部的第一ＩＯ单元； 配置在上述第一ＩＯ单元内侧、具有上述芯片周边侧的第三端部和上述芯片中央侧的第四端部的第二ＩＯ单元； 设置在上述第一端部、连接到上述连接部件（ｓ）上的第一端子； 设置在上述第二端部、连接到上述芯片的内部电路上的第二端子； 设置在上述第三端部、连接到上述芯片的内部电路上的第三端子；和 设置在上述第四端部、连接到上述连接部件（ｓ）上的第四端子。

【技术特征摘要】
【国外来华专利技术】JP 2001-9-27 2001-2970471.一种半导体集成电路装置，具备芯片；配置在整个上述芯片上的连接部件(s)；配置在上述芯片周边、具有上述芯片周边侧的第一端部和上述芯片中央侧的第二端部的第一IO单元；配置在上述第一IO单元内侧、具有上述芯片周边侧的第三端部和上述芯片中央侧的第四端部的第二IO单元；设置在上述第一端部、连接到上述连接部件(s)上的第一端子；设置在上述第二端部、连接到上述芯片的内部电路上的第二端子；设置在上述第三端部、连接到上述芯片的内部电路上的第三端子；和设置在上述第四端部、连接到上述连接部件(s)上的第四端子。2.根据权利要求1所述的半导体集成电路装置，其中，设置多个上述第一IO单元，该多个上述第一IO单元在上述芯片的各边上彼此邻接配置，设置多个上述第二IO单元，该多个上述第二IO单元在上述芯片的各边上彼此邻接配置。3.根据权利要求1所述的半导体集成电路装置，其中，上述第二端子和上述第三端子相对。4.根据权利要求1所述的半导体集成电路装置，其中，上述连接部分(s)在上述芯片的整个面上被配置成格子形或千岛形。5.根据权利要求2所述的半导体集成电路装置，其中，局部设置间隙地配置上述多个上述第二IO单元。6.根据权利要求5所述的半导体集成电路装置，其中，从上述芯片的中央到上述第二IO单元的上述间隙中配置连接上述第一和第二IO单元与电源的电源布线、和连接上述第一和第二IO单元与地的接地布线至少其中之一。7.根据权利要求1所述的半导体集成电路装置，其中，在上述第一IO单元的中央部配置上述第一端子。8.根据权利要求1所述的半导体集成电路装置，其中，在上述第二IO单元的中央部配置上述第四端子。9.根据权利要求1所述的半导体集成电路装置，其中，还具备配置在上述第二IO单元内侧、具有上述芯片周边侧的第五端部和上述芯片中央侧的第六端部的第三IO单元；配置在上述第三IO单元内侧、具有上述芯片周边侧的第七端部和上述芯片中央侧的第八端部的第四...

【专利技术属性】
技术研发人员：清俊和，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]