半导体结构和处理这种结构的方法技术

提出一种到一个隐埋导电层的具有低电阻的接触结构的处理方法，该导电层在一个用以形成部分半导体元件的器件层之中或之下，其中，首先在所述器件层中实现一个到达所述隐埋的导电层的高掺杂区域，紧跟着一个蚀刻沟道的步骤，该沟道通过所述高掺杂区域，其蚀刻的最终深度至少延伸到在所述隐埋的导电层下面的半导体衬底。在一种变化的方法中，在高掺杂区域被提供之前，该沟道首先被预先蚀刻到一个预先确定的深度。同时也叙述了通过这些方法实现的一种半导体结构。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种处理和埋层低电阻接触的结构的方法，如在第一个权利要求的序言中所进一步叙述的一样。
技术介绍
埋层通常出现在高电压或双极型器件的结构中，并用于创造诸如DMOS晶体管那样的竖直器件，或降低双极型晶体管的集电极电阻。在传统的块硅工艺中，这种埋层是通过将高剂量的离子注入到半导体衬底，紧跟后续的退火这样的方法制成的。埋层形成以后，在晶片上通常生长一层外延层也叫器件层。在这种外延硅层中，将进一步实现有源器件。这样的外延硅层的最后厚度，可以在高速双极型工艺的1μm到高压双极型和DMOS工艺的3-5μm甚至到甚高压工艺的10-20μm之间变化。在有源器件诸如双极型或MOS器件的一系列工艺处理期间，必要的工艺步骤之一是提供一个实现和这些埋层低电阻接触的结构。第一种实现和这样的埋层低电阻接触的已知方法包括沉阱的使用。这是通过在半导体衬底中注入高剂量高能量的离子，紧跟着在升高的温度中的退火步骤而制成的，退火的时间足以使注入的杂质原子通过扩散到达埋层。但是，大量的热处理会在其他层中引起不需要的扩散，并在分级的后道工序中是不希望的。此外，对深度扩散的要求可以引起注入沉阱的横向扩散，这实质上增加了沉阱的面积并因此而增加了横向尺度。另一种被发展用来克服上面提到的和典型的沉阱结构有关的问题的方法包括一种沟道结构的工艺，该种沟道结构一直延伸到埋层，沟道区域的侧壁排列着电介质，一种导电材料填充了该沟道并且形成了和埋层的一种导电接触。这种方法的一种实例在美国专利5614750中叙述过。然而，这种方法对全部工艺流程引入了额外的复杂化的问题，因为，除了要提供上面提到的实现和埋层的接触的沟道以外，还要用独立的工艺步骤提供将器件结构之间互相隔离的另一个沟道。此外，沟道的数量增加了一倍向晶片引入了额外的机械应力，结果，就产生了生长和可靠性的问题。实现和埋层接触的其他方法在美国专利6326292和5856700中作了叙述。两种方法都利用了存在的沟道区域作为隔离并且提供围绕这些沟道隔离区域的高掺杂的区域，这些高掺杂区域一直延伸进埋层。在美国专利6326292中，通过这样的方法达到这一点，在沟道的侧壁上提供一层诸如多晶硅这样的材料，在这层材料中，掺杂物质的扩散比周围的外延层快。在美国专利5856700中，在沟道的侧壁中也存在一个多晶硅层，在后一个专利中，掺杂原子从该多晶硅层向外扩散进周围的外延层被用来在外延层中实现一个通向埋层的低电阻区域。在美国专利6326292中，多晶硅层中的掺杂物质相对于周围的外延层较快的垂直扩散被用来实现围绕该沟道的一个高掺杂低电阻的区域，并且通过外延层到达埋层。然而，这些方法的欠缺在于，如果多晶硅层只被用作向外扩散的区域，为提供该区域就需要额外的空间。在多晶硅层被用作低电阻接触区域的情况下不存在这个问题。但是在两个方法中还是需要一个独立的掺杂区域以实现和金属的接触。而且，两种方法都是对硅-绝缘层的应用而叙述的。然而，这种技术在典型的块硅工艺中的应用是不可能的，因为，如在两种技术中所做的那样，对沟道底部的多晶硅层的蚀刻在典型的块硅技术中将引起短路，而在硅-绝缘层技术中，硅-绝缘层晶片内部的和处于沟道的下面的内部绝缘层却在围绕沟道的区域之间提供了电气绝缘。
技术实现思路
本专利技术的一个目的是提供一种设置埋层接触结构的方法，该方法解决了上面提到的横向空间消耗，工艺复杂性的问题，同时在典型的块半导体技术中又是可行的。根据本专利技术，这个目的如在权利要求1中所叙述的那样达到。在这种方法中，实现一个用于绝缘目的的沟道区域所必须的工艺步骤和产生一个围绕该沟道并延伸到埋层的低掺杂区域的工艺步骤结合在一起。和现有技术的方法相反，沟道的蚀刻在掺杂步骤之后进行。本方法很简单，但同时为埋层接触提供了低电阻，高掺杂扩散的区域，并且沟道区域又具有高电压绝缘能力。此外，本技术又能在典型的块半导体技术中应用，因为，低电阻区域的掺杂以后进行的沟道的蚀刻使沟道的蚀刻能深入到衬底中，也能深到超过埋层，从而进一步提高了电气隔离。这个技术的另一个优点是，和在典型的块半导体技术中所用的相反，本方法允许进行无掩模的埋层注入，这样再一次简化了全部工艺流程。本专利技术的另一个特征在权利要求2中叙述。通过使用用于限定低电阻扩散区域以及沟道的同一个掩模，工艺复杂性还能进一步减小。为该掩模层使用一个氧化层或包括一层氧化物作为顶层的堆积层提供了进一步的优点，即在后续进行的硅沟道蚀刻期间提供了非常高的选择性。本专利技术的还有一个特征在权利要求4中提到。多晶硅层的应用提供了在后续的沟道的蚀刻期间的更好的尺寸控制，这将在本文件的说明部分更深入地加以解释。本专利技术的另一个特征在权利要求5中作出叙述。这特别适宜于厚外延层，沟道的预蚀刻使用作接触埋层的低电阻扩散区域的高掺杂区域的后续的掺杂步骤尽可能地短。这再次有利于提供紧凑的尺寸控制，因为掺杂原子的垂直扩散所需要的较长时间也将导致这些原子的较大的横向向外扩散，这是不希望的。这样，将沟道预蚀刻到一个第一预定深度做到了对围绕低电阻扩散区域的横向尺度的紧密控制。实际上，沟道的预蚀刻本身就导致了小得多的使掺杂原子到达埋层所需要的热过程，因为由于该第一沟道的缘故，这些原子必须移动的垂直距离已经相当大地减小了。本专利技术的另一个特征在权利要求6中提到。该特征对在预蚀刻步骤中沟道被蚀刻的深度提出了最小的要求。本专利技术的另一个特征在权利要求7中被提到。穿过多晶硅层的掺杂再一次提供了在后续的沟道的进一步蚀刻期间有更好的尺度控制这一优点。本专利技术的还有一个特征在权利要求8中叙述。这个方法能够因此被应用在很多不同的半导体工艺上，其中沟道的深度确定了所希望的由该沟道分开的两个埋层之间的击穿电压。这个击穿电压随着在沟道的下面增加一个阻挡层注入区域而进一步增加，如在权利要求9中提到的那样。本专利技术也涉及通过用上面提到的方法而获得的器件，这些器件在权利要求10和11中叙述。附图说明本专利技术的这些和其他目的，优点和特征将因结合附图而进行的下列叙述而变得更显而易见。这些附图是图1是根据本专利技术的一种沟道隔离结构的剖面图。图2a-d是半导体晶片的一部分的剖面图，示出用于制造如图1所示的这种结构的第一种变化方法的不同工艺步骤，和图3a-d是半导体晶片的一部分的剖面图，示出用于制造根据本专利技术的一种结构的第二种变化方法的不同工艺步骤。具体实施例方式本专利技术除了在传统的块硅工艺中应用的其他方法外，也可以被应用到诸如III-V或IV-IV工艺等的其他半导体工艺中，同时希望能提供一种使不同区域相互之间电气绝缘的器件，与此同时也提供一种和下面的高掺杂埋层的低电阻接触。本文本的其余部分将叙述传统的块硅工艺，但是其原理也能被应用到其他的半导体工艺上去。直到目前，高压高速双极型块硅工艺还是利用沉阱栓来接触这种埋层。然而，沉阱栓工艺需要几道光刻步骤，因此使工艺的代价高昂。此外，这些沉阱栓消耗很多横向空间，尤其是当这些沉阱栓也被用于高压区域的结隔离时更是这样。图1描绘的本半导体结构取消了使用这样的沉阱，从而大大减少面积消耗。这种结构包括一个深沟道区域19，该区域具有一个取决于在周围的埋层区域12之间施加的最大电压的最后深度，并超过该埋层12的较低深度界限而延伸进块硅或衬底硅区域11。该沟道具有氧化的侧壁21，本文档来自技高网...

【技术保护点】
一种到一个隐埋导电层的具有低电阻的接触结构的处理方法，该导电层在一个用以形成部分半导体元件的器件层之中或之下，所述方法包括一个在所述器件层中设置一个到达所述隐埋导电层的高掺杂区域的步骤，其特征在于，所述设置所述高掺杂区域的步骤后紧跟着一 个蚀刻沟道的步骤，该沟道通过所述高掺杂区域，其蚀刻的最终深度至少延伸到在所述隐埋导电层下面的半导体衬底。

【技术特征摘要】
EP 2002-4-11 EP 02290902.21.一种到一个隐埋导电层的具有低电阻的接触结构的处理方法，该导电层在一个用以形成部分半导体元件的器件层之中或之下，所述方法包括一个在所述器件层中设置一个到达所述隐埋导电层的高掺杂区域的步骤，其特征在于，所述设置所述高掺杂区域的步骤后紧跟着一个蚀刻沟道的步骤，该沟道通过所述高掺杂区域，其蚀刻的最终深度至少延伸到在所述隐埋导电层下面的半导体衬底。2.如权利要求1所述的方法，其特征在于，所述高掺杂区域由通过一个绝缘掩模层的一个高温掺杂步骤设置，其中所述绝缘掩模层也被用于限定所述沟道区域。3.如权利要求2所述的方法，其特征在于，所述绝缘掩模层包括一个氧化层作为顶层。4.如权利要求2所述的方法，其特征在于，所述高温掺杂步骤通过一个沉积在所述绝缘掩模层的顶部的多晶硅层进行。5.如权利要求1所述的方法，其特征在于，所述设置所述高掺杂区域的步骤之前有一个把所述沟道区域预先蚀刻到一个浅于所述最后深度的预先确定的深度的步骤。6.如权利要求5所述的方法...

【专利技术属性】
技术研发人员：PFM科尔森，S布能，E德贝克，FMY德佩斯特尔，PDW莫恩斯，MRA塔科，DFM维兰纽瓦，
申请(专利权)人：AMI半导体比利时有限公司，
类型：发明
国别省市：BE[比利时]