【技术实现步骤摘要】
【国外来华专利技术】多遍编程中的负栅极应力操作机器存储器件
技术介绍
[0001]本公开涉及存储器件及其操作方法。
[0002]闪存存储器是可以被电擦除并重新编程的低成本、高密度、非易失性固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。闪存存储器可以执行各种操作,例如读取、编程(写入)和擦除,以将每个存储单元的阈值电压改变为所需电平。对于NAND闪存存储器,可以在块级别执行擦除操作,可以在页级别执行编程操作,并且可以在单元级别执行读取操作。
技术实现思路
[0003]在一个方面,一种存储器件包括:布置成多行的存储单元的阵列;分别耦合到存储单元的多行的多条字线;以及耦合到字线的外围电路,所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程。多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。为了执行多遍编程,外围电路被配置为:在存储单元的非最后编程遍中,在编程操作和验证操作之间,对选定行的存储单元中的存储单元执行负栅极应力(NGS)操作;并且同时,对耦合到所述字线中的未选定字线的未选定行的存储单元中的存储单元执行NGS操作。所述未选定字线与所述选定字线相邻。
[0004]在另一方面,提供了一种用于操作存储器件的方法。存储器件包括布置成多行的存储单元的阵列和分别耦合到存储单元的多行的多条字线。该方法包括对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程。多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。执行多遍编程包括:在存储单元的非最后编程遍中,在编程操作和验证操作之 ...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种存储器件,包括:布置成多行的存储单元的阵列;分别耦合到所述存储单元的所述多行的多条字线;以及耦合到所述字线的外围电路,所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程,所述多遍编程包括多个编程遍,每个所述编程遍包括编程操作和验证操作,其中,为了执行所述多遍编程,所述外围电路被配置为:在存储单元的非最后编程遍中,在所述编程操作和所述验证操作之间,对所述选定行的存储单元中的存储单元执行负栅极应力(NGS)操作;并且同时,对耦合到所述字线中的未选定字线的未选定行的存储单元中的存储单元执行NGS操作,所述未选定字线与所述选定字线相邻。2.根据权利要求1所述的存储器件,其中,所述外围电路包括耦合到所述多条字线的字线驱动器,并且其中,为了对所述选定行和所述未选定行的存储单元执行所述NGS操作,所述字线驱动器被配置为分别在所述选定字线和所述未选定字线上施加负电压或地(GND)电压中的一个。3.根据权利要求2所述的存储器件,其中,为了对所述选定行和所述未选定行的存储单元执行所述NGS操作,所述字线驱动器还被配置为在其余的所述字线上施加正电压。4.根据权利要求1
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3中任一项所述的存储器件,还包括多条位线,其中:所述存储单元的阵列包括耦合到所述多条位线的多个串,每个所述串包括源极选择栅(SSG)晶体管;所述选定行中的所述存储单元分别在所述多个串中;并且为了对所述选定行的存储单元和所述未选定行的存储单元执行相应NGS操作,所述外围电路还被配置为将每个所述串的所述SSG晶体管关断。5.根据权利要求4所述的存储器件,其中,响应于所述行的存储单元包括未通过紧挨在所述NGS操作之前的相应验证操作的存储单元,位线电压是正电压;并且响应于所述行的存储单元包括通过了紧挨在所述NGS操作之前的相应验证操作的存储单元,所述位线电压是GND电压。6.根据权利要求5所述的存储器件,其中,所述多个串布置在多个指状部中,并且所述多遍编程包括顺序,所述顺序包括:对所述指状部中的第一指状部中的所述选定行的第一存储单元执行所述非最后编程遍;紧接在所述第一存储单元上的所述非最后编程遍之后,对所述指状部中的第二指状部中的所述选定行的第二存储单元执行所述非最后编程遍,并且在所述第二存储单元上的所述非最后编程遍之后,对所述第一指状部中的所述未选定行的第三存储单元执行最后编程遍。7.根据权利要求6所述的存储器件,其中,对所述选定行和所述未选定行中的每个存储单元执行所述NGS操作。8.根据权利要求6或7所述的存储器件,其中,
所述串均包括漏极选择栅(DSG)晶体管;并且为了对所述选定行和所述未选定行的存储单元执行所述相应NGS操作,所述外围电路还被配置为将所述多个指状部中的每个所述串的所述DSG晶体管关断。9.根据权利要求8所述的存储器件,其中,所述外围电路包括耦合到所述多条位线的位线驱动器,并且所述字线驱动器经由DSG线耦合到所述DSG晶体管,并且其中,为了将所述第一串和所述第二串的所述DSG晶体管关断,所述位线驱动器被配置为分别在每个所述串上施加位线电压;并且所述字线驱动器被配置为经由所述DSG线分别在每个所述串上的所述DSG晶体管上施加DSG电压,所述DSG电压减去所述位线电压的值低于所述DSG晶体管的阈值电压。10.根据权利要求9所述的存储器件,其中,所述DSG电压是GND电压。11.根据权利要求5所述的存储器件,其中,所述多个串布置在多个指状部中,并且所述多遍编程包括顺序,所述顺序包括:对所述指状部中的第一指状部中的所述选定行的第一存储单元执行所述非最后编程遍;紧接在所述第一存储单元上的所述非最后编程遍之后,对所述第一指状部中的所述未选定行的第二存储单元执行最后编程遍;并且紧接在所述第二存储单元上的所述最后编程遍之后,对所述指状部中的第二指状部中的所述选定行的第三存储单元执行所述非最后编程遍。12.根据权利要求11所述的存储器件,其中,在所述选定行和所述未选定行中,响应于(i)没有执行所述最后编程遍或(ii)正在执行所述最后编程遍并且所述选定的指状部包括未通过相应验证操作的至少一个存储单元,对选定的指状部中的存储单元执行所述NGS操作;并且响应于(i)正在执行所述最后编程遍和(ii)所述存储单元都通过了所述相应验证操作,在未选定的指状部中的存储单元上禁止所述NGS操作。13.根据权利要求11或12所述的存储器件,其中,所述串均包括漏极选择栅(DSG)晶体管;并且为了对所述选定行和所述未选定行的存储单元执行所述相应NGS操作,所述外围电路还被配置为:响应于未对所述选定的指状部执行所述最后编程遍而将所述选定的指状部中的串的所述DSG晶体管关断;并且响应于对所述未选定的指状部执行了所述最后编程遍,将所述未选定的指状部中的串的所述DSG晶体管接通。14.根据权利要求13所述的存储器件,其中:所述外围电路包括耦合到所述多条位线的位线驱动器,并且所述字线驱动器经由DSG线耦合到所述DSG晶体管;所述位线驱动器被配置为在每个所述串的相应位线上施加位线电压;所述字线驱动器被配置为经由所述DSG线在每个所述串的所述DSG晶体管上施加DSG电压;为了将每个所述串的所述DSG晶体管关断,所述DSG电压减去所述位线电压的值低于所
述DSG晶体管的阈值电压;并且为了将每个所述串的所述DSG晶体管接通,所述DSG电压减去所述位线电压的值高于所述DSG晶体管的阈值电压。15.根据权利要求14所述的存储器件,其中:施加在所述选定的指状部上的所述DSG电压是GND电压;并且施加在所述未选定的指状部上的所述DSG电压是正电压。16.根据权利要求4
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15中任一项所述的存储器件,其中,所述外围电路包括耦合到每个所述串的所述SSG晶体管的SSG线和耦合到所述SSG线的源极驱动器,并且其中,所述源极驱动器被配置为:在所述SSG线上施加GND电压。17.根据权利要求1
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16中任一项所述的存储器件,其中,为了执行所述多遍编程,所述外围电路被配置为:在最后编程遍中:响应于所述选定行或所述未选定行中的所述存储单元中的一个通过了紧挨在所述最后编程遍之前的相应验证操作,在所述存储单元中的所述一个上禁止相应NGS操作;响应于所述选定行或所述未选定行中的所述存储单元中的另一个未通过紧挨在所述最后编程遍之前的相应验证操作,对所述存储单元中的所述另一个执行相应NGS操作。18.根据权利要求1
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17中任一项所述的存储器件,其中,为了执行所述多遍编程,所述外围电路被配置为:在所述最后编程遍中,在所述选定行和所述未选定行的存储单元中的每个所述存储单元上禁止相应NGS。19.根据权利要求1
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18中任一项所述的存储器件,其中,在相应编程操作和相应验证操作之间执行所述NGS操作。20.根据权利要求19所述的存储器件,其中,所述非最后编程遍包括多个编程操作和多个验证操作,并且在每个所述编程操作之后并且在相应验证操作之前执行所述NGS操作。21.根据权利要求1
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20中任一项所述的存储器件,其中,所述存储器件是三维(3D)NAND闪存存储器件。22.一种用于操作存储器件的方法,所述存储器件包括布置成多行的存储单元的阵列和分别耦合到所述存储单元的所述多行的多条字线,所述方法包括:对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程,所述多遍编程包括多个编程遍,每个所述编程遍包括编程操作和验证操作,其中,执行所述多遍编程包括:在存储单元的非最后编程遍中,在所述编程操作和所述验证操作之间,对所述选定行的存储单元中的存储单元执行负栅极应力(NGS)操作;并且同时,对耦...
【专利技术属性】
技术研发人员:董志鹏,张敏,李海波,
申请(专利权)人:长江存储科技有限责任公司,
类型:发明
国别省市:
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