存储系统以及半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供能够使擦除动作的性能提高的存储系统以及半导体存储装置。实施方式的存储系统具备：半导体存储装置，其包括能够存储数据的第1存储单元；和控制器，其输出与在对于所述第1存储单元的第1擦除动作中使用的擦除电压有关的第1参数和命令进行所述第1擦除动作的第1命令，所述控制器在向所述半导体存储装置输出了所述参数之后，输出所述第1命令。实施方式的半导体存储装置具备：存储单元，其能够存储数据；和控制电路，其对所述存储单元进行擦除动作，所述控制电路接收与在所述擦除动作中使用的擦除电压有关的参数，然后，接收命令进行所述擦除动作的第1命令，然后，使用所述参数来进行所述擦除动作。用所述参数来进行所述擦除动作。用所述参数来进行所述擦除动作。

【技术实现步骤摘要】
存储系统以及半导体存储装置
[0001]本申请享受以日本特许申请2020－124259号(申请日：2020年7月21日)为基础申请的优先权。本申请通过参照该基础申请来包含基础申请的全部内容。


[0002]实施方式涉及存储系统以及半导体存储装置。

技术介绍

[0003]作为非易失性的半导体存储装置，例如已知以二维或者三维的方式排列有存储单元而成的NAND型闪速存储器。由NAND型闪速存储器和对NAND型闪速存储器进行控制的控制器构成存储系统。

技术实现思路

[0004]本专利技术的实施方式提供能够使擦除动作的性能提高的存储系统以及半导体存储装置。
[0005]实施方式的存储系统具备：半导体存储装置，其包括能够存储数据的第1存储单元；和控制器，其输出与在对于所述第1存储单元的第1擦除动作中使用的擦除电压有关的第1参数和命令进行所述第1擦除动作的第1命令，所述控制器在向所述半导体存储装置输出了所述参数之后，输出所述第1命令。
[0006]实施方式的半导体存储装置具备：存储单元，其能够存储数据；和控制电路，其对所述存储单元进行擦除动作，所述控制电路接收与在所述擦除动作中使用的擦除电压有关的参数，然后，接收命令进行所述擦除动作的第1命令，然后，使用所述参数来进行所述擦除动作。
附图说明
[0007]图1是表示第1实施方式的存储系统的结构的框图。
[0008]图2是表示半导体存储装置内的存储芯片的结构的框图。
[0009]图3是存储单元阵列内的块(block)的电路图。
[0010]图4是存储单元阵列内的块的一部分区域的剖视图。
[0011]图5A是表示存储单元晶体管可取的阈值电压分布与数据的关系的图。
[0012]图5B是表示擦除动作后的存储单元晶体管的擦除深度的图。
[0013]图6是表示第1实施方式的存储系统中的基本擦除动作的图。
[0014]图7是表示擦除动作中的各信号的电压波形的图。
[0015]图8是表示第1实施方式的存储系统中的擦除动作的第1例的流程图。
[0016]图9是表示在存储控制器与半导体存储装置之间进行的动作的交互(往来)的图。
[0017]图10是表示在存储控制器的存储器内设置的脉冲时间管理表的一个例子的图。
[0018]图11A是表示图8中的“对擦除电压VERA的脉冲时间进行判断”的处理的流程图。
[0019]图11B是表示图11A中的基准值Y1与写入动作/擦除动作的次数的关系的图。
[0020]图12是表示擦除动作的第1例中的擦除深度的判断方法的、表示阈值电压分布和判定电平的图。
[0021]图13是表示以判定电平进行了读出时存储于了缓冲区(buffer)的截止位数(Number of off bits)的一个例子的图。
[0022]图14是表示以判定电平进行了读出时存储于了缓冲区的截止位数的其他例子的图。
[0023]图15是表示第1实施方式的擦除动作的第1例中的命令序列的图。
[0024]图16是表示第1例中的变形例的“对擦除电压VERA的脉冲时间进行判断”的处理的流程图。
[0025]图17是表示第1实施方式的存储系统中的擦除动作的第2例的流程图。
[0026]图18是表示图17中的“对擦除电压VERA的脉冲时间进行判断”的处理的流程图。
[0027]图19是表示擦除动作的第2例中的擦除深度的判断方法的、表示阈值电压分布和判定电平以及用于算出截止位数的数据的图。
[0028]图20是表示第1实施方式的擦除动作的第2例中的命令序列的图。
[0029]图21是表示作为比较例的写入/擦除的次数与基于擦除动作的存储单元的擦除深度之间的关系的图。
[0030]图22是表示第1实施方式中的写入/擦除的次数与基于擦除动作的存储单元的擦除深度之间的关系的图。
[0031]图23是表示第2实施方式的存储系统中的擦除动作的第1例的流程图。
[0032]图24是表示在存储控制器与半导体存储装置之间进行的动作的交互的图。
[0033]图25是表示在存储控制器的存储器内设置的电压值管理表的一个例子的图。
[0034]图26是表示图23中的“对擦除电压VERA的初始电压值进行判断”的处理的流程图。
[0035]图27是表示第2实施方式的擦除动作的第1例中的命令序列的图。
[0036]图28是表示第2实施方式的存储系统中的擦除动作的第2例的流程图。
[0037]图29是表示图28中的“对擦除电压VERA的初始电压值进行判断”的处理的流程图。
[0038]图30是表示第2实施方式的擦除动作的第2例中的命令序列的图。
[0039]图31是表示第3实施方式的存储系统中的擦除动作的第1例的流程图。
[0040]图32是表示在存储控制器与半导体存储装置之间进行的动作的交互的图。
[0041]图33是表示在存储控制器的存储器内设置的脉冲时间和电压值管理表的一个例子的图。
[0042]图34是表示第3实施方式的擦除动作的第1例中的命令序列的图。
[0043]图35是表示第3实施方式的存储系统中的擦除动作的第2例的流程图。
[0044]图36是表示第3实施方式的擦除动作的第2例中的命令序列的图。
[0045]图37是表示第4实施方式的擦除动作的第1例中的命令序列的图。
[0046]图38是表示第4实施方式的存储系统中的擦除动作的第2例的流程图。
[0047]图39是表示图38中的“对擦除电压VERA的脉冲时间进行判断”的处理的流程图。
[0048]图40是表示相对于在图39所示的处理中使用的判定电平AR1～AR4的存储单元的阈值电压分布的图。
[0049]图41是表示以判定电平AR1～AR4取得的截止位数与擦除状态的关系的图。
[0050]图42是表示第4实施方式的擦除动作的第3例中的“对擦除电压VERA的脉冲时间进行判断”的处理的流程图。
[0051]标号说明
[0052]1存储系统、2主机装置、10半导体存储装置、10_0～10_n存储芯片、11存储单元阵列、12输入输出电路、13逻辑控制电路、14就绪/忙电路、15寄存器组、15A状态寄存器、15B地址寄存器、15C命令寄存器、15D寄存器、16定序器、17电压生成电路、18驱动器、19行译码器模块、20存储控制器、21 CPU、22存储器、22A缓冲区、22B_1脉冲时间管理表、22B_2电压值管理表、22B_3脉冲时间以及电压值管理表、23主机接口、24 ECC电路、25 NAND接口、26 RAM接口、30缓冲存储器、31列译码器、32感测放大器模块、BL0～BLi位线、BLK0～BLKm块、MT0～MT7存储单元晶体管、PD0～PDm脉冲时间、PA0～PAm初始电压值、SGD0～SGD3选择栅极线、ST本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储系统，具备：半导体存储装置，其包括能够存储数据的第1存储单元；和控制器，其输出第1参数和第1命令，所述第1参数是与在对于所述第1存储单元的第1擦除动作中使用的擦除电压有关的参数，所述第1命令是命令进行所述第1擦除动作的命令，所述控制器在向所述半导体存储装置输出了所述参数之后，输出所述第1命令。2.根据权利要求1所述的存储系统，所述第1参数包括在执行所述第1擦除动作时施加于所述第1存储单元的擦除电压的脉冲时间和电压值中的至少一个。3.根据权利要求1所述的存储系统，所述半导体存储装置具备包括多个所述第1存储单元的块，所述控制器命令对所述块进行所述第1擦除动作。4.根据权利要求1所述的存储系统，所述半导体存储装置具备包括所述第1存储单元的多个存储单元，所述控制器，输出第2参数，所述第2参数是与在对于所述第1存储单元的读出动作中使用的第1电压有关的参数，取得第1数量，所述第1数量是所述多个存储单元中的、所述读出动作中的截止状态的存储单元的数量，在所述第1数量比第1值大时，对所述参数进行更新。5.根据权利要求1所述的存储系统，所述半导体存储装置向所述控制器输出结果，所述结果是对于所述第1擦除动作后的所述第1存储单元的读出动作的结果，所述控制器基于所述结果来对所述参数进行更新。6.根据权利要求1所述的存储系统，所述控制器存储表，所述表包含与所述第1存储单元对应的所述参数。7.根据权利要求1所述的存储系统，所述第1擦除动作具有第1处理，所述第1处理包括对所述第1存储单元施加擦除电压的擦除处理、和在所述擦除处理之后验证对于所述第1存储单元进行了校验处理所得到的结果是通过还是失败的擦除校验处理，所述控制器在所述结果为失败时，再次执行所述第1处理，在所述结果为通过时，结束所述第1擦除动作。8.根据权利要求7所述的存储系统，所述半导体存储装置使用所述参数来执行所述擦除处理。9.根据权利要求7所述的存储系统，在对于所述第1存储单元执行多次所述第1擦除动作的情况下，每当执行所述第1擦除动作时，所述控制器基于对于所述第1擦除动作后的所述第1存储单元的读出动作的结果，对所述参数进行更新。10.根据权利要求7所述的存储系统，在对于所述第1存储单元执行多次所述第1擦除动作的情况下，每当执行预定次数的所
述第1擦除动作时，所述控制器基于对于所述第1擦除动作后的所述第1存储单元的读出动作的结果，对所述参数进行更新。11.根据权利要求7所述的存储系统，所述半导体存储装置具备包括所述第1存储单元的多个存储单元，在对于所述多个存储单元执行所述第1擦除动作、然后对于所述多个存储单元的一部分执行了写入动作之后，所述控制器基于对于所述第1擦除动作后的所述多个存储单元的至少其他一部分的读出动作的结果，对所述参数进行更新。12.根据权利要求4所述的存储系统，所述半导体存储装置具备连接于所述多个存储单元的第1字线。13.根据权利要求1所述的存储系统，所述半导体存储装置具备包括所述第1存储单元的多个存储单元，并具备连接于所述多个存储单元的多条第1字线，所述控制器，输出第2参数，所述第2参数是与在对于所述第1存储单元的读出动作中使用的第1电压有关的参数，取得第2数量，所述第2数量是所述多个存储单元中的、每一条所述第1字...

【专利技术属性】
技术研发人员：黑濑贤吾，白川政信，山田英树，高田万里江，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：