【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及内置用于保护输出晶体管的火花抑制二极管的半导体集成电路装置。在负载为这种电感性负载时，会产生伴随电机转动/停止而产生的正/反向电动势。在常规技术中，在集成电路(IC)化了的串联晶体管的集电极与发射极之间连接保护二极管。这样，当上述反向电动势的作用使输出端的电位低于GND电位或高于VCC电位时，二极管4就会导通。这样，上述电动势就会向固定电位泄掉，进而保护包含串联晶体管的IC内部。尤其在二极管4流过几安培的大电流时，使用单独的二极管4。对此，从客户的角度来说，为了减少设备的部件数量，希望将二极管4也IC化。但是，若将流过几A大电流的二极管集成，则会在集成电路内因寄生晶体管效应不可避免地产生寄生电流。寄生电流不仅是无用电流而且会导致锁定。因此，例如在特开平6-100459号公报中提出了防止寄生电流的结构。如附图说明图15所示，在P型半导体1和N型半导体2之间设置了N+型埋层3。P+型隔离区4从半导体层2的表面扩散至半导体衬底1，将该埋层3包围，形成了一个岛压点5。然后形成了一部分与上述埋层3的上部重叠的P+型埋层6。从半导体层2的表面至N+型埋层3...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路装置，其特征为包括P/N型半导体衬底；至少一层N/P型外延层，层叠在该衬底表面上；第一N/P型埋层，形成在上述衬底与第一层外延层之间；第一P/N型埋层，形成在上述衬底与上述第一层外延层之间，且与上述第一N/P型埋层重叠；P/N型埋区，与上述第一P/N型埋层连接，且与形成在最上层外延层的第一P/N扩散区连接；N/P型埋区，与上述第一N/P型埋层连接，且与形成在上述最上层外延层的第一N/P型扩散区连接；以及第二N/P型扩散区，形成在被上述第一P/N型扩散区包围的上述最上层外延层上；形成在上述最上层外延层的第二P/N型扩散区与上述第一P/N型扩散区至少有一部分重叠，且正极电极连接在上述第一N/P型扩散区和上述第二P/N型扩散区上。2.如权利要求1所述的半导体集成电路装置，其特征在于，N/P型阱区从上述最上层外延层表面开始重叠地形成在上述第二N/P型扩散区上。3.如权利要求1所述的半导体集成电路装置，其特征在于，至少上述第一P/N型埋层的上表面比上述第一N/P型埋层的上表面更靠近上述第二N/P型扩散区，且上述第一P/N型埋层与上述第二N/P型扩散区在上下方向有间隔。4.如权利要求1所述的半导体集成电路装置，其特征在于，上述P/N型埋区与形成在多层上述外延层之间的P/N型埋层连接。5.如权利要求1所述的半导体集成电路装置，其特征在于，上述N/P型埋区与形成在多层上述外延层之间的N/P型埋层连接。6.一种半导体集成电路装置，其特征为包括P/N型半导体衬底；N/P型第一外延层，层叠在该衬底表面上；第一P/N型埋层，与形成在上述衬底和上述第一外延层之间的第一N/P型埋层重叠；N/P型第二外延层，层叠在上述第一外延层表面上；第二P/N型埋层和第二N/P型埋层，形成在上述第一外延层与第二外延层之间；第一P/N型扩散区，从上述第二外延层表面扩散至上述第二P/N型埋层；第一N/P型扩散区，从上述第二外延层表面扩散至上述第二N/P型埋层；以及第二N/P型扩散区，形成在被上述第一P/N型扩散区包围的上述第二外延层上；形成在上述第二外延层的第二P/N型扩散区与上述第一P/N型扩散区至少重叠一部分，且正极电极连接在上述第一N/P型扩散区和上...
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