半导体器件及其制作方法技术

功率半导体器件（１０）具有包含漂移区（２０）的有源区。漂移区（２０）至少有部分是由上、下表面（１５，１７）相对的膜片（１６）提供的。在一种实施方式中，膜片（１６）的上表面（１５）具有直接或间接与之相连的电极，以便在漂移区（２０）的横向上施加电压。在另一种实施方式中，至少有一个电极直接或间接与上表面（１５）相连，且至少有一个电极直接或间接与下表面（１７）相连，以便在漂移区（２０）的纵向上施加电压。在每个实施方式中，膜片（１６）的下表面（１７）都没有与之毗连的半导体衬底。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到。本专利技术特别牵涉到在混合电路和功率集成电路中可用作分立器件的高压/功率半导体器件，并特别涉及场效应晶体管，如功率MOSFET、绝缘栅双极晶体管(IGBTs)和其他类型的功率器件如二极管、晶体管和闸流管。
技术介绍
对于用在集成电路中的器件设计，为了便于使用，主电极(不同场合称为阳极/阴极、漏极/源极和发射极/收集极)和控制极(称为栅极或基极)都布置在器件表面上是优选的。主回路的电流在主电极间流动，因而大体上是横向的。因此这样的器件典型地被称为横向器件。这样的器件常与CMOS型或其他标准平面型技术构成的低压器件或电路集成来制作功率集成电路。几种高压/功率器件可被集成在同一芯片中。已形成了两种主要的隔离技术，即结型隔离(JI)技术和硅/绝缘体(SOI)技术。在JI技术中，用反偏结来隔离相邻的器件。然而，在许多情况下这种技术对于功率集成电路是不能令人满意的，因为可发生少子通过半导体衬底(器件的有源部分制作在其上)传导，因而难于防止相邻器件间的干扰。此外，JI双极型器件在开态时会受到半导体衬底中储存的寄生可动少子等离子体的影响，这在关态时是必须消除的。这就急剧降低了器件的开关速度。在SOI技术中，用绝缘埋层纵向隔离上面的半导体层与下面的半导体层，因此，导电主要限于上面的半导体层，在任何工作模式中，下面的半导体层中实际没有电流。在SOI技术中，水平或横向的隔离典型地由填以氧化物或使用熟知的LOCOS(“硅的局部氧化”)隔离的沟槽来提供。SOI技术比JI技术提供了较好的隔离，因为绝缘埋层防止了衬底中的电流传导和形成等离子体。高压半导体器件在器件体内加有高压结来阻挡高电压。这个结合有较低掺杂的半导体层，当器件处于关态和在电压阻断模式下工作时，这一层耐受着加在主电极间的最大部分电压。此层通称漂移区或漂移层，在这种工作模式下少子是部分或完全耗尽的。理想地，在漂移区两端间的电位是沿漂移区均匀分布的。然而，如一维泊松方程所示，对于给定的漂移区掺杂，电场分布为矩形，或当完全耗尽时为梯形的。当电场的峰值达到半导体中的临界电场时，由于电场下的区域可被近似为击穿电压，显然，对于一维结，漂移层的掺杂越低，击穿电压越高。然而，对于多子器件如MESFET型，熟知为LDMOSFETs，漂移层的开态电阻反比于漂移层的掺杂。对于高压开关器件，由于低开态电阻是所希望的，随之而来的是低掺杂浓度影响器件的开态性能。此外对于横向器件，表面的临界电场低于体内，这就更增大了设计高压横向器件的困难。对JI器件引入RESURF(降低表面场效应)技术可通过使用制作在漂移区与半导体衬底间的附加纵向结来提高击穿电压。图1a示意地表示用RESURF效应的一种常规JI二极管。该二极管被提供作常规功率器件如横向晶体管，LDMOSFET或LIGBT的部件。图1a也表示在电压阻断模式下的电位线分布和耗尽区边缘。可注意到，漂移层1是完全耗尽的，但半导体衬底2没有完全耗尽。随着进入衬底，电位线从纵向弯至横向，这样，在高压电极3下面，电位线实际上平行于衬底2的下表面4。这是因为半导体衬底2的厚度(典型地300μm)大于耗尽区从上表面5进入衬底2的纵向扩展(对于600V的器件典型地为60μm)。因此，当器件发生击穿时，半导体衬底没有完全耗尽。已经知道，无论表面临界电场怎样减小，横向的JI二极管都可达到等于纵向二极管的击穿电压。而且，如图1a所示，尽管用RESURF概念优化电场分布，还是与理想情况(亦即，矩形分布)相去甚远。此外，如已述的，JI器件有高漏电流和隔离很差的弱点，使之很难在功率集成电路中进行集成。图1b表示一种常规的SOI二极管，该二极管典型地作为SOI横向高压功率器件的部件。此结构可用熟知的晶片键合、单键合(Unibond)或SIMOX SOI技术来制作。也知道还有其他技术如生长在金刚石上的硅(SOD)。图1b也表示在电压阻断模式下的等位线分布。可以看到，电位线挤向漂移层1的边缘，使RESURF效应变差。增大氧化物埋层6的厚度有助于电位线在上表面5处更均匀地再分布。然而，一般说来，击穿电压仍低于图1a所示的JI器件或JI二极管。再者，在漂移层1和高压电极下面氧化硅绝缘埋层6中的电位线实际上沿水平表面排列。这是由于半导体衬底2没有完全耗尽。其结果是，对于SOI的情形，所有的电位线不得不挤入漂移层1和绝缘层6中，而且不得不排列成平行于绝缘层6/半导体衬底2的界面。这就在上表面5处产生了电位线的不均匀分布而引起高电场峰，因而降低了击穿电压。此外，对于SOI器件，在半导体层1/氧化物埋层6界面上面，电通量密度D＝εE的垂直分量守恒限制了在半导体层1中的界面处达到临界电场前，绝缘埋层6所能承受的最大电压。对于给定的氧化物埋层厚度，此纵向击穿对可达到的最大电压额定值产生很强的限制。因此，总之，对于JI和SOI器件，电位线不得不从纵向弯成水平或横向，且漂移层中的电位线分布远非理想的。而且，当用薄SOI技术制作的功率集成电路至少包含两个工作在不同模式的功率器件半桥结构时，工作在高侧模式的器件在开态时可受到漂移区夹断的影响。这是因为在半导体衬底中对高侧器件主电极之一产生的负高电位在漂移区中引起了高电场。因此，显然在SOI技术中半导体衬底在所有工作模式中都不是钝态的，因而在电压阻断模式下半导体衬底的存在会引起电位线的不良分布，通常就会在半导体表面或氧化物埋层/半导体上部界面处因纵向击穿而引起过早的击穿。JI方法在功率集成电路中隔离效果很差，且击穿电压虽然一般高于SOI器件，但仍低于所希望者。对于用在高压或功率电子学线路中的分立器件或混合电路，主电极纵向地置于晶片相反侧(例如，低压端在上，高压端在下)是优选的。这种器件称为纵向高压/功率器件。与横向器件相比，在主电极间流动的电流主要是纵向的，这就产生了大的载流量和较高的击穿电压。然而这样的器件难于用在集成电路中。已知的高压/功率器件实例为DMOS与沟槽MOSFETs、DMOS与沟槽IGBTs以及冷MOS。为了在开态/开关/击穿性能间进行优化折中，要求纵向器件有窄的漂移区，使在电压完全阻断时漂移区完全耗尽。对于标称50V-1.2kV的器件，这样一层的厚度可为6μm-180μm。通常漂移层置于高掺杂的半导体衬底上。然而半导体衬底对器件的一般性能产生了一系列的负面影响。首先，它引入了寄生电阻，使开态功耗增大。其次，对于阳极注入的双极型器件如IGBTs，由于衬底掺杂浓度高，以减小衬底电阻的功耗，从作为器件阳极(发射极)的衬底来注入在大多数情形下是过强了，从而在开态时因有大量的等离子体储存在漂移区内，导致高的瞬态开关损失和慢关断。第三，衬底引入了热阻，妨碍了向置于器件底部的外部热沉有效地散热。最后，如果纵向器件用于集成电路，厚半导体衬底的存在使相邻器件间很难隔离。已有许多现成的建议来提高半导体器件的击穿电压，尤其是功率半导体器件。许多实例揭示在US-A-5241210，US-A-5373183，US-A-5378920，US-A-5430316，US-A-5434444，US-A-5463243，US-A-5468982，US-A-5631491，US-A-6040617，和US-A-6069396中。然而，这些现有的本文档来自技高网...

【技术保护点】
一种含有源区的功率半导体器件，其有源区包含漂移区，至少部分漂移区设在具有相对的上、下表面的膜片内，膜片的上表面有直接或间接与之连接的电极使得能够在漂移区上横向施加电压，膜片的下表面没有与之毗连的半导体衬底。

【技术特征摘要】
US 2000-9-21 60/234,2191.一种含有源区的功率半导体器件，其有源区包含漂移区，至少部分漂移区设在具有相对的上、下表面的膜片内，膜片的上表面有直接或间接与之连接的电极使得能够在漂移区上横向施加电压，膜片的下表面没有与之毗连的半导体衬底。2.一种含有源区的功率半导体器件，有源区包含的漂移区设在一层中，此层置于半导体衬底上，至少在部分漂移区下面的至少部分半导体衬底被除去，使得所述至少部分漂移区被置于下面的衬底已被除去的那部分薄层所限定的膜片内，膜片的上表面有直接或间接与之连接的电极使得能够在漂移区上横向施加电压。3.一种含有源区的功率半导体器件，其有源区包含漂移区，至少部分漂移区设在具有相对的上、下表面的膜片内，至少有一个电极直接或间接与上表面连接和至少有一个电极直接或间接与下表面连接，使得能够在漂移区上纵向施加电压，膜片的下表面没有与之毗连的半导体衬底。4.一种含有源区的功率半导体器件，有源区包含的漂移区设在一层中，此层置于半导体衬底上，至少在部分漂移区下面的至少部分半导体衬底被除去，使得所述至少部分漂移区被置于下面的衬底已被除去的那部分薄层所限定的膜片内，且至少有一个电极直接或间接与上表面连接和至少有一个电极直接或间接与下表面连接，使得能够在漂移区上纵向施加电压。5.根据权利要求1-4任一项的器件，其中漂移区只有部分设在膜片内。6.根据权利要求1-4任一项的器件，其中全部漂移区设在膜片内。7.根据权利要求1-6任一项的器件，包含至少一个包围着漂移区的隔离层。8.根据权利要求7的器件，其中至少一个隔离层设在所述膜片中或在一单独的膜片中，从膜片的上表面延伸至膜片的下表面。9.根据权利要求1-8任一项的器件，包含至少一个包围着漂移区的隔离层，隔离层设在膜片外。10.根据权利要求7-9任一项的器件，其中此隔离层或至少一个隔离层由电绝缘材料来提供。11.根据权利要求7-10任一项的器件，其中此隔离层或至少一个隔离层由高掺杂的半导体层来提供，在使用中对半导体层加偏压以提供反偏置或低于正向偏压电平的结。12.根据权利要求1-11任一项的器件，还包含至少一个含漂移区的附加功率器件，至少部分漂移区设在所述膜片或独立的膜片上。13.根据权利要求1-12任一项的器件，还包含至少一个低压器件。14.根据权利要求13的器件，其中所述至少一个低压器件设在所述膜片内。15.根据权利要求13的器件，其中所述至少一个低压器件设在所述膜片外。16.根据权利要求15的器件，其中所述至少一个低压器件设在另一个膜片内。17.根据权利要求12-16任一项的器件，包含至少一个隔离层，所述隔离层...

【专利技术属性】
技术研发人员：弗罗林尤德瑞，吉翰安尼尔约瑟夫阿玛拉汤加，
申请(专利权)人：剑桥半导体有限公司，
类型：发明
国别省市：GB[英国]