半导体基材及其制作方法技术

一种半导体基材，所述基材包括：　　　　低掺杂基材（５，１１，１６，３０），其杂质浓度低；　　　　在低掺杂基材（５，１１，１６，３０）顶面形成的高掺杂扩散层（９；１４↓［１］，１４↓［２］；１９↓［１］，１９↓［２］；３３↓［１］，３３↓［２］），其杂质浓度高于低掺杂基材（５，１１，１６，３０）；　　　　外延层（１０，１５，２０，３６），它形成在高掺杂扩散层（９；１４↓［１］，１４↓［２］；１９↓［１］，１９↓［２］；３３↓［１］，３３↓［２］）的顶面上，其杂质浓度要低于高掺杂扩散层（９；１４↓［１］，１４↓［２］；１９↓［１］，１９↓［２］；３３↓［１］，３３↓［２］）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
本专利技术是关于。具体地说，本专利技术是关于半导体元件中使用的。通常，半导体元件上最普通常称之为二极管或金属氧化物半导体场效应功率管的半导体基材，它是高量掺有诸如砷、锑、磷或硼(通常掺砷)的杂质元素，在其顶面形成了低掺杂硅外延层，并且表面经镜面抛光处理的基材，为了制作这类高掺杂基材，在采用Czochralski方法拉制单晶时，要求对基片掺入大量杂质。然而，在制作高掺杂基材过程中，在固体溶解度范围内引入尽可能多的杂质浓度会使得拉制单晶很困难，造成产率低。此外，偏析现象也难以使杂质在整个晶体长度区段内均匀分布，也即难以生长电阻率均匀的晶体。因此，在拉制单晶时，掺入大量杂质到基材中来制作高掺杂基材会增加制作成本。由此制得的高掺杂基材，在该基材背面仍未覆盖有高掺杂扩散层。因此，在高掺杂基材顶面形成外延层时，基材内部杂质会从背面向外扩散，然后直达基材顶面的外延层表面。为了阻止杂质在形成外延层时从基材内部向外扩散，就要求在基材背面形成一层钝化膜(氧化膜或多晶硅膜，这进一步又增加了制作成本。通常制作可控硅用的半导体基材时，要在半导体基材表面上形成一层杂质扩散层，然后对该杂质扩散层表面进行机械本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体基材，所述基材包括低掺杂基材(5，11，16，30)，其杂质浓度低；在低掺杂基材(5，11，16，30)顶面形成的高掺杂扩散层(9；141，142；191，192；331，332)，其杂质浓度高于低掺杂基材(5，11，16，30)；外延层(10，15，20，36)，它形成在高掺杂扩散层(9；141，142；191，192；331，332)的顶面上，其杂质浓度低于高掺杂扩散层(9；141，142；191，192；331，332)。2.如权利要求1所述的半导体基材，其特征在于，低掺杂基材(5，11，16，30)中的杂质为磷或硼。3.如权利要求2所述的半导体基材，其特征在于，外延层(10，15，20，36)的电阻≤10Ωcm。4.如权利要求2所述的半导体基材，其特征在于，所述低掺杂基材、高掺杂扩散层和外延层是为同一导电类型。5.如权利要求2所述的半导体基材，其特征在于，所述低掺杂基材、高掺杂扩散层是第一导电类型，所述外延层是第二导电类型。6.一种制作半导体基材的方法，所述方法包括在杂质浓度低的低掺杂基材(11，16)上形成高掺杂扩散层(141，142；191，192)，该扩散层的杂质浓度高于低掺杂基材(11，16)；对高掺杂扩散层(141，142；191，192)的表面进行镜面抛光；在高掺杂扩散层(141，142；191，192)经镜面抛光的表面上形成外延层(15，20)，此外延层的杂质浓度低于高掺杂扩散层(141，142；191，192)；7.一种制作半导体基材的方法，所述方法包括对杂质浓度低的低掺杂基材(5)的表面进行镜面抛光；在低掺杂基材(5)的经镜面抛光的表面上形成高掺杂扩散层(9)，此扩散层的杂质浓度高于低掺杂基材(5)；在高掺杂扩散层(9)的表面上形成外延层(10)，此外延层(10)的杂质浓度低于高掺杂扩散层(9)。8.一种制作半导体基材的方法，所述方法包括在杂质浓度低的低掺杂基材(11，16)的顶面和背面上都形成高掺杂扩散层(141，142；191，192)，这此扩散层的杂质浓度高于低掺杂基材(11，16)；去除低掺杂基材(11，16)的顶面和背面中一个面上形成的高掺杂扩散层(141，142；191，192)；对在低掺杂基材(11，16)的顶面和背面中另一面上形成的高掺杂扩散层(141，142；191，192)表面进行镜面抛光；在高掺杂扩散层(141，142；191，192)的经镜面抛光的表面上形成外延层(15，20)，此外延层的杂质浓度低于高掺杂扩散层(141，14...

【专利技术属性】
技术研发人员：荻野正信，须藤义胜，马场嘉朗，
申请(专利权)人：东芝陶瓷股份有限公司，株式会社东芝，
类型：发明
国别省市：