半导体电路装置以及该电路仿真方法制造方法及图纸

一种半导体电路装置及其电路仿真方法，在半导体电路装置的Ｎ阱（２）中设置由沟槽分离（Ｒｉｓ）包围的ＰＭＩＳ用活性区域（Ｒｔｐ），而在Ｐ阱（３）中设置由沟槽分离（Ｒｉｓ）包围的ＮＭＩＳ用活性区域（Ｒｔｎ）。在各活性区域（Ｒｔｐ、Ｒｔｎ）中，分别设置有Ｐ沟道型或者Ｎ沟道型的栅极（７、９）。ＮＭＩＳ用活性区域（Ｒｔｎ）和ＰＭＩＳ用活性区域（Ｒｔｐ）之间在Ｙ方向上的间隔（Ｄｐｎ）按照实质上为一定值进行布局。这样，从沟槽分离（Ｒｉｓ）施加到栅极下方的沟道区域的沟槽分离应力，对各晶体管被均等化，从而提高了电路仿真的精度。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种由多个MIS晶体管集成而形成的半导体电路装置，特别涉及降低晶体管特性的分散性的对策。
技术介绍
近年来，微处理器所代表的LSI(Large Scale Integration大规模集成)，一般由被称作单元的基本功能单位电路组合而成。在单元上配置MIS晶体管、电容、电阻等多个元件。所以，伴随LSI性能的提高和集成度的提高，决定LSI性能的单元的电路设计变得非常重要。同时，为了高精度进行单元的电路设计，CAD(Computer Aided Design计算机辅助设计)工具的作用更加突出。电路仿真器是与设计精度密切相关的CAD工具之一。电路仿真器是以所设计的单元和LSI为对象，根据包括晶体管、电容、电阻等元件的连接信息，和晶体管尺寸，电容值，电阻值等元件的特性信息在内的网表，想定根据设计制造的单元以及LSI的电路动作，对电路进行仿真。例如，网表可以从所设计的单元的掩模布局中由电路的提取装置提取出来。并且，在晶体管的特性信息中，为了在电路仿真器上高精度再现晶体管复杂的电特性，开发了多组电特性公式(以下称为晶体管模型)。另外，为了根据晶体管模型再现所期望的晶体管特性，需要本文档来自技高网...

【技术保护点】
一种半导体电路装置，包括在由沟槽分离包围的多个活性区域上设置有ＭＩＳ型晶体管的单元，其特征在于，所述单元包括：设置有至少一个Ｐ沟道型晶体管的栅极，并在沟道长度方向排列的多个ＰＭＩＳ用活性区域；和设置有至少一个Ｎ沟道型晶体管的 栅极，并在沟道长度方向排列的多个ＮＭＩＳ用活性区域；所述多个ＰＭＩＳ用活性区域和所述多个ＮＭＩＳ用活性区域，在沟道宽度方向上对向配置；所述多个ＰＭＩＳ用活性区域以及所述多个ＮＭＩＳ用活性区域的至少任一方活性区域，按照与另一方 的活性区域对向一侧的端部实质上位于１条直线上那样进行设计。

【技术特征摘要】
JP 2003-2-5 2003-0278901.一种半导体电路装置，包括在由沟槽分离包围的多个活性区域上设置有MIS型晶体管的单元，其特征在于，所述单元包括设置有至少一个P沟道型晶体管的栅极，并在沟道长度方向排列的多个PMIS用活性区域；和设置有至少一个N沟道型晶体管的栅极，并在沟道长度方向排列的多个NMIS用活性区域；所述多个PMIS用活性区域和所述多个NMIS用活性区域，在沟道宽度方向上对向配置；所述多个PMIS用活性区域以及所述多个NMIS用活性区域的至少任一方活性区域，按照与另一方的活性区域对向一侧的端部实质上位于1条直线上那样进行设计。2.根据权利要求1所述的半导体电路装置，其特征在于，作为所述一方活性区域，设置至少3个以上的活性区域。3.根据权利要求1所述的半导体电路装置，其特征在于，在所述一方活性区域上形成的晶体管的沟道宽度，按照在1.0μm以下的范围内进行设计。4.根据权利要求1～3中任一项所述的半导体电路装置，其特征在于，所述各PMIS用活性区域与所述各NMIS用活性区域之间在沟道宽度方向上的间隔，按照在0.8μm以下的范围内进行设计。5.根据权利要求1～3中任一项所述的半导体电路装置，其特征在于，所述另一方活性区域中的至少一个活性区域，是没有设置晶体管的栅极的虚设活性区域。6.根据权利要求1～3中任一项所述的半导体电路装置，其特征在于，多个另一方活性区域，与所述一方活性区域的一个活性区域对向。7.一种半导体电路装置的电路仿真方法，是包括在由沟槽分离包围的多个活性区域上设置有MIS型晶体管的单元的半导体电路装置的电路仿真方法，其特征在于，包括制作布局的步骤(a)，所述布局包含设置有至少一个晶体管的栅极并在沟道长度方向排列的所述MIS晶体管用的多个第1活性区域、和在所述栅极的沟道宽度方向上与所述多个第1活性区域对向设置并在所述栅极的沟道长度方向排列的多个第2活性区域；将由所述步骤(a)所制作的布局保存在单元...

【专利技术属性】
技术研发人员：佐原康之，大谷一弘，中田和久，关户真策，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]