半导体存储器件制造技术

一种半导体存储器件，具有存储单元阵列部分和外围电路部分，存储单元阵列包括多个具有开关晶体管和信息存储元的存储单元，外围电路包括具有栅、源和漏的ＭＩＳＦＥＴ，还包括：形成在存储单元阵列的衬底主表面上、起开关晶体管的栅极作用的字线导体；形成在外围电路的衬底主表面上、起ＭＩＳＦＥＴ的栅极作用的栅导体；形成在各字线导体两侧的第一半导体区；形成在外围电路中的第二半导体区；形成在字线导体和栅导体之上具有露出第一半导体区的通孔的隔离膜；由多晶硅膜构成、形成在各通孔中却不延伸到隔离膜之上的位线连接元件；形成在隔离膜之上、由钨膜构成的位线导体，以及形成在外围电路中的隔离膜之上与ＭＩＳＦＥＴ的源和漏之一电连接，由钨膜构成的布线。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，更确切地说，涉及可有效地用于带有DRAM(动态RAM)的半导体集成电路器件的技术。在以下的描述中，n沟道MOSFET缩写为“nMOS”而P沟道MOSFET缩写为“pMOS”。
技术介绍
DRAM的位数已越来越大。这是由于FRAM具有适合于增大集成度的特性，例如，在所有各种半导体存储器中，DRAM的单元结构相当简单、图形设计已规则化以致有可能大规模地设计DRAM、单元面积可以做得很小；等等。随着DRAM位数的进一步增大，一个亟待解决的重要问题是如何确保构成DRAM中存储单元的电容器的储存容量。这一问题主要是由于考虑到各存储单元本身所占面积的减小和确保器件的可靠性而在DRAM中采用了较低的电压所引起的。图74示出了一例常规存储单元阵列的部分平面图。存储单元阵列50包括沿垂直方向延伸的字线导体(阴影区域所示)51，从图74看，这些字线导体沿着图74的水平方向重复地排列。位线导体52与字线导体51相垂直地延伸，在图74上看，是沿竖直方向重复地排列的。在连接位线导体52和MOSFET(以下简写为“MOS”)53的各个位线接点54的两边，排列有存储单元55。本文档来自技高网...

【技术保护点】
一种半导体存储器件，具有存储单元阵列部分和外围电路部分，该存储单元阵列部分包括多个存储单元，各个存储单元包括具有栅、源和漏的开关晶体管以及用于开关晶体管的信息存储元，所述外围电路部分包括具有栅、源和漏的ＭＩＳＦＥＴ，其特征在于所述半导体存储器件包括：形成在所述存储单元阵列部分中的半导体衬底主表面之上的字线导体，所述字线导体起到所述开关晶体管的栅电极的作用；形成在所述外围电路部分中的半导体衬底主表面之上的栅导体，所述栅导体起到所述ＭＩＳＦＥＴ的栅电极的作用； 形成在各所述字线导体两侧的所述半导体衬底上的第一半导体区，所述第一半导体区起到所述开关晶体管的源和漏...

【技术特征摘要】
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【专利技术属性】
技术研发人员：只木芳隆，村田纯，关口敏宏，青木英雄，川北惠三，内山博之，西村美智夫，田中道夫，江崎佑治，齐藤和彦，汤原克夫，赵成洙，
申请(专利权)人：株式会社日立制作所，德州仪器有限公司，
类型：发明
国别省市：JP[日本]