一种集成电路和一种布放集成电路电气总线格栅的方法技术

一种用于专用集成电路（ＡＳＩＣ）芯片（１０２）的电气总线格栅（１０８）。该总线格栅由包括在两个金属层（Ｍ６’，Ｍ７’）内的相互正交的导线（２８’，３０’）形成。总线格栅位于多个邻接的矩形区域（３２’）的每一个内，这些区域由电触点（１２’）定义。由于电触点的规则图形，邻接的矩形区域内总线格栅彼此等同，使得总线格栅形成可重复的图形。两金属层中的每一个中的导线宽度依据相应的导线携带的电流的幅值而变化。电源总线的电流幅值可通过在ＡＳＩＣ芯片内部署单元（例如１８，２０，２２）之前进行的模拟和建模确定。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及微电子学领域。更具体地说，本专利技术涉及具有预选择可变宽度导线的集成电路总线格栅。
技术介绍
当前，半导体工业中的很大一部分专注于专用集成电路芯片或ASIC芯片的设计与制造，这些芯片被用于多种不同的应用中，例如应用在包括嵌入系统的装置中。这种装置的例子包括计算机，蜂窝式电话，PDA，薄型客户机，电视机，无线电接收机，家用电器(例如数字式微波炉、洗碗机、烘干机等)，汽车，数字制造、测试和诊断设备，以及实际上消费或工业应用中的所有其它数字装置。为不同应用而设计的ASIC常包括许多彼此相同的基本逻辑、存储器与I/O元件或单元。然而，对于不同的应用，除了其它区别之外，这些元件可能以不同的数目出现，被不同地排布并具有不同的相互连接。单元的例子包括RAM，I/O，加法器，时钟，锁存器及通信端口等。由于在生成新的ASIC中常重复使用单元设计，制造商已建立了单元库。当设计新的ASIC时，制造商可从该库中检索必要的单元，并以特定应用所需要的方式，使用定制设计的单元将它们彼此组合。生成包括标准单元的库的重要目的是降低设计和制造ASIC芯片的成本，并简化设计ASIC的过程。为进一步降本文档来自技高网...

【技术保护点】
一种集成电路，包括多个单元（１８，２０，２２）；电气总线（１０８），与所述多个单元（１８，２０，２２）电连通，所述电气总线（１０８）是利用在所述多个单元（１８，２０，２２）排布之前建模的电流分布设计的，所述电气总线（１０８） 包括：区域（３２’）；以及第一金属层，它包括多条在第一方向延伸的第一导线（２８’），所述多条第一导线（２８’）的每一条具有至少部分位于所述区域（３２’）内的相应的宽度；其中所述相应的宽度作为所述电流分布的函数而变化。

【技术特征摘要】
US 2001-10-17 09/682,7721.一种集成电路，包括多个单元(18，20，22)；电气总线(108)，与所述多个单元(18，20，22)电连通，所述电气总线(108)是利用在所述多个单元(18，20，22)排布之前建模的电流分布设计的，所述电气总线(108)包括区域(32’)；以及第一金属层，它包括多条在第一方向延伸的第一导线(28’)，所述多条第一导线(28’)的每一条具有至少部分位于所述区域(32’)内的相应的宽度；其中所述相应的宽度作为所述电流分布的函数而变化。2.根据权利要求1的集成电路，其中所述区域(32’)形状为矩形并具有对称轴，所述多条第一导线(28’)中的每一条平行于所述对称轴。3.根据权利要求2的集成电路，其中所述多条第一导线(28’)的所述相应宽度朝向所述对称轴降低。4.根据权利要求3的集成电路，其中所述第一导线(28’)的所述相应宽度朝向所述对称轴对数式地降低。5.根据权利要求1的集成电路，还包括第二金属层，该金属层含有在不同于所述第一方向的第二方向延伸的多条第二导线(30’)，所述多条第二导线(30’)电连接到所述多条第一导线(28’)，所述多条第二导线(30’)的每一条具有至少部分位于所述区域(32’)内的相应的宽度，所述第二导线(30’)的所述相应宽度与所述电流分布成比例变化。6.根据权利要求5的集成电路，其中所述区域(32’)形状为矩形并具有第一对称轴和第二对称轴，所述多条第一导线(28’)中的每一条平行于所述第一对称轴，所述多条第二导线(30’)中的每一条平行于所述第二对称轴。7.根据权利要求6的集成电路，其中所述第一导线(28’)的所述相应宽度朝向所述第一对称轴降低，且所述第二导线(30’)的所述相应宽度朝向所述第二对称轴降低。8.根据权利要求7的集成电路，其中所述第一导线(28’)的所述相应宽度朝向所述第一对称轴对数式地降低，且所述第二导线(30’)的所述相应宽度朝向所述第二对称轴对数式地降低。9....

【专利技术属性】
技术研发人员：PH比费，YH孙，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]