半导体存储器件及半导体集成电路制造技术

根据本发明专利技术的半导体存储器件包括：经由埋置的绝缘层形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；第二半导体层，位于所述浮置本体单元下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下面并沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器件和半导体集成电路，特别涉及通过在场效应晶体管(FET)的浮置本体中聚集多数载流子存储信息的FBC[浮置本体单元(Floating Body Cell)]存储器。
技术介绍
随着由一个常规的晶体管和一个具有沟槽电容器和叠置电容器的电容器构成的DRAM单元变得越来越小，越来越难以制备DRAM单元。作为可以代替这种DRAM的存储器单元，现已提出通过在形成于绝缘体上硅(SOI)等之上的FET的浮置沟道本体中聚集多数载流子而存储信息的新存储单元，即FBC(参考日本未审专利申请No.2003-68877和2002-246571)。FBC具有用于在沟道本体的顶部上形成沟道的主栅极和电容性地耦合在沟道本体底面上而形成的辅助栅极。有一种形成在部分耗尽的SOI(PD-SOI)上的存储单元(参考日本专利特许公开No.2003-68877和2002-246571)，以及形成在完全耗尽的SOI(FD-SOI)上的存储单元(参考日本专利特许公开No.2003-31693)。后一存储单元是FBC，甚至适用于晶体管变得越来越小并且SOI的硅膜变得越来越薄的情况。在FBC中，通常，沟道本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：经由埋置的绝缘层形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对侧处电容性耦合在第二面上形成的 辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；第二半导体层，位于所述浮置本体单元下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下 面并沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同。

【技术特征摘要】
JP 2003-6-30 188413/20031.一种半导体存储器件，包括经由埋置的绝缘层形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对侧处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；第二半导体层，位于所述浮置本体单元下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下面并沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同。2.根据权利要求1的半导体存储器件，其中所述逻辑电路为具有PMOSFET和NMOSFET的CMOS电路，所述第二半导体层位于所述浮置本体单元和所述NMOSFET下面；以及所述第三半导体层位于所述PMOSFET下面。3.根据权利要求1的半导体存储器件，其中所述逻辑电路为具有PMOSFET和NMOSFET的CMOS电路，所述第三半导体层具有相互隔开形成的第四和第五半导体层；并且所述第四半导体层位于所述PMOSFET下面，并形成在所述埋置绝缘膜的底面上；所述第五半导体层位于所述NMOSFET下面，并形成在所述埋置绝缘膜的底面上；并且所述第二、第四和第五半导体层被设置成电位彼此不同。4.根据权利要求3的半导体存储器件，其中所述衬底为p型；并且所述第二、第四和第五半导体层为n型。5.根据权利要求3的半导体存储器件，其中所述衬底为n型；并且所述第二、第四和第五半导体层为p型。6.根据权利要求3的半导体存储器件，其中所述衬底为p型；并且所述第二、第四和第五半导体层为p型。7.根据权利要求3的半导体存储器件，其中所述衬底为n型；并且所述第二、第四和第五半导体层为n型。8.根据权利要求3的半导体存储器件，其中所述第五半导体层的电位设置为在所述NMOSFET的漏电压和漏电流之间不会发生滞后现象的电位。9.根据权利要求3的半导体存储器件，其中所述第四半导体层的电位设置为在所述PMOSFET的漏电压和漏电流之间不会发生滞后现象的电位。10.根据权利要求1的半导体存储器件，还包括从外部设置所述第二和第三半导体层电压的电压设置端。11.根据权利要求1的半导体存储器件，还包括基于芯片中产生的内部电压分别设置所述第二和第三半导体层电压的电压产生电路。12.根据权利要求1的半导体存储器件，还包括多个熔丝电路，所述熔丝电路在多个备选电压中选择一个电压作为所述第二和第三半导体层的电压。13.根据权利要求1的半导体存储器件，还包括自动调节电路，所述自动调节电路通过设置所述浮置本体单元和所述外围电路的板电压为所述第二和第三半导体层的电压，监测所述浮置本体单元和所述外围电路的阈值电压，并基于监测的结果将所述第二和第三半导体层的电压调节到设计的电压。14.根据权利要求13的半导体存储器件，其中所述自动调节电路具有监测所述阈值...

【专利技术属性】
技术研发人员：大泽隆，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]