形成半导体器件接触的方法技术

本发明专利技术公开了一种形成半导体器件接触的方法。特别是在形成半导体器件接触的方法中，为了形成线型存储节点接触，在浅沟槽隔离蚀刻工艺中使用对氧化膜具有高选择性的ＣＭＰ浆料研磨层间介质层，在半导体衬底上再次形成具有预定厚度的层间介质层，以确保足够的蚀刻裕度用于随后的蚀刻工艺，由此防止位线硬掩模氮化物膜的损耗并降低存储节点和位线之间的自对准接触失败。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及，尤其涉及这样一种，在该方法中，为了形成线型存储节点接触(aline-type storage node contact)(以下称为“SNC”)，在STI(浅沟槽隔离)(shallow trench isolation)蚀刻工艺中使用对氧化膜具有高选择性的CMP浆料研磨层间介质(interlayer dielectric)(以下称为“ILD”)层，并且在半导体衬底上再次形成具有预定厚度的ILD层以确保足够的蚀刻裕度(etchingmargin)用于随后的蚀刻工艺，由此防止位线硬掩模氮化物膜的损耗并降低存储节点和位线之间的自对准接触(以下称为“SAC”)失败。
技术介绍
精细图案形成技术的发展影响半导体器件的高集成趋势，半导体存储器单元尺寸的减小取决于半导体存储器的高集成度和高容量。特别是在引领集成度增加的DRAM(动态随机存取存储器)情况中，按照存储单元尺寸的减小垂直结构变得复杂。结果，为了增加电容器的有效面积，在形成位线之后形成电容器。此外，当形成位线时，形成用于在晶体管和电容之间进行电操作的SNC是重要的。通过线型SAC工艺形成SNC。在线型SAC工艺中，构本文档来自技高网...

【技术保护点】
一种形成半导体器件接触的方法，包括如下步骤：　　　　在其上具有一单元晶体管和一下部多晶硅塞的一半导体衬底上形成一第一层间介质层；　　　　在所述第一层间介质层上形成由一阻挡层、一导电层和一硬掩模氮化物膜构成的一层叠结构，并选择性地蚀刻所述层叠结构，以形成一位线；　　　　在所述位线的侧壁上形成一氧化物膜隔离物；　　　　在包括所述位线的所述半导体衬底上形成一第二层间介质层；　　　　使用具有对氧化物膜的高选择性的ＣＭＰ浆料研磨第二层间介质层，以暴露出所述硬掩模氮化物膜；　　　　在所述半导体衬底上形成一第三层间介质层；和　　　　进行一蚀刻工艺，以形成存储节点接触的一开口，暴露出下部多晶硅塞。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金亨涣，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]