【技术实现步骤摘要】
本专利技术涉及一种。
技术介绍
图4中描述了一种利用常规的半导体集成电路制备方法对后端部分进行半导体加工处理的方法。在本例中，使用了一种独有的布线掩模以及一种独有的过孔成形(viahole-formation)掩模。图4A～4D是用于说明半导体A类产品中开发产品A-a的俯视图；图4E～4H是用于说明与图4A～4D相同的半导体A类产品中另一个开发产品A-b的俯视图。图4A是所述开发产品A-a的第n层上的金属布线掩模Ma1。在该掩模Ma1上有用于进行金属布线的电路图形Pa1。图4B是所述同一开发产品A-a的第n+1层上的金属布线掩模Ma2。在该掩模Ma2上有用于进行金属布线的电路图形(pattern)Pa2。图4C是只用于所述开发产品A-a的过孔成形掩模Ma3。在该掩模Ma3上带有用于形成过孔VHa的图形Pa3。如图4D所示，掩模Ma3上具有过孔图形Pa3，在第n层上的金属布线掩模Ma1与第n+1层上的金属布线掩模Ma2之间形成了交叉点，而且过孔Vha已经制作完成。图4E表示了所述另一个开发产品A-b的第n层上的金属布线掩模Mb1。在该掩模Mb1上有用于进行金属布...
【技术保护点】
一种半导体集成电路的制备方法，包括：步骤一，形成下层布线；步骤二，在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一个过孔；在下层布线与上层布线并未发生交叉的第二交叉点位置形成第二个过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔掩模相互重叠在一起；步骤三，在第一个过孔中形成与下层布线相连接的第一通路，并在第二个过孔中形成不与下层布线相连接的第二通路；步骤四，形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。
【技术特征摘要】
JP 2003-12-18 2003-4204781.一种半导体集成电路的制备方法，包括步骤一，形成下层布线；步骤二，在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一个过孔；在下层布线与上层布线并未发生交叉的第二交叉点位置形成第二个过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔掩模相互重叠在一起；步骤三，在第一个过孔中形成与下层布线相连接的第一通路，并在第二个过孔中形成不与下层布线相连接的第二通路；步骤四，形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。2.根据权利要求1所述的一种半导体集成电路制备方法，其中，在制备的过程中，形成下层布线，该布线包括半导体基片以及在基片上形成的活性组分；制备过程中在所述结构上形成保护层，在该保护层上形成中间绝缘层；在中间绝缘层上涂布光刻胶，然后将光刻胶有选择性地除去，以便形成与交叉点相匹配的过孔图形开孔，然后将该开孔内暴露出来的保护层除去，以形成步骤二中的过孔。3.根据权利要求2所述的一种半导体集成电路制备方法，其中，在过孔的内部形成保护金属层，并在步骤二中的保护金属层上形成金属种子层。4.根据权利要求3所述的一种半导体集成电路制备方法，其中，金属通过所述金属种子层开始生长，并且长成的金属被嵌入到过孔的内部，以形成步骤三中的通路。5.根据权利要求4所述的一种半导体集成电路制备方法，其中，所述金属为金属铜。6.根据权利要求1所述的一种半导体集成电路制备方法，其中，与过孔成形掩模中的交叉点相对应的图形，在横向和纵向均匀地分布。7.一种半导体集成电路的制备方法，其中，包括步骤一，在制备的过程中，在结构内形成下层布线，所述布线包括半导体基片以及在基片上形成的活性组分；步骤二，在步骤一完成之后，在下层布线上形成第一中间绝缘层；步骤三，在步骤二完成之后，在第一中间绝缘层中，利用过孔成形掩模制备过孔；步骤四，在步骤三完成之后，在过孔内制备通路；步骤五，在步骤四完成之后，在第一中间绝缘层以及所述通路上，形成第二中间绝缘层；步骤六，在步骤五完成之后，在第二中间绝缘层中形成上层布线，并如此在各个层中重复上述步骤；利用通用过孔成形掩模在下层布线与上层布线的交叉点，以及交叉点以外的位置形成过孔，其中，所述通用过孔成形掩模可以像步骤三...
【专利技术属性】
技术研发人员：土田真由美，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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