半导体装置制造方法及图纸

一种半导体装置，在ｎ－外延层设置ｐ＋型半导体层的肖特基势垒二极管中，不考虑ＩＲ，可实现低ＶＦ，但和通常的肖特基势垒二极管相比，一般ＶＦ较高。当适宜地选择肖特基金属层时，可降低ＶＦ，但要进一步降低则有限。另一方面，如果降低ｎ－型半导体层的比电阻，虽可实现ＶＦ，但仍具有耐压劣化的问题。在可确保规定耐压的第一ｎ－型半导体层上层积比电阻低的第二ｎ－型半导体层。ｐ＋型半导体区域与第二ｎ－型半导体层相同或比其深。由此，在可通过耗尽层的夹断抑制ＩＲ的肖特基势垒二极管中，可降低ＶＦ，且可确保规定的耐压。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体装置，特别是涉及提高肖特基势垒二极管的低VF低IR特性的半导体装置。
技术介绍
图7是现有的肖特基势垒二极管D2、D3的剖面图。在图7(A)的肖特基势垒二极管D2中，在n+型半导体衬底31上层积n-型半导体层32，在周边设置确保肖特基势垒二极管D2施加反方向电压时的耐压的护圈34，并设置和半导体层32表面形成肖特基结的Mo等肖特基金属层36。在肖特基金属层36上设置阳极电极37，并在衬底31背面设置阴极电极38。在施加正电压时，电流流过，而在施加反向电压时，由于肖特基势垒而不能流过电流。通过由肖特基金属层36和半导体层32表面的肖特基结得到的工作函数差(以下称φBn)来决定成为肖特基势垒二极管D2的上升电压的正向电压VF或施加反向电压时的泄漏电流IR。一般地说，φBn越高，VF越高，IR在于降低的平衡关系。因此，图7(B)表示的结构的肖特基势垒二极管D3也是公知的。在肖特基势垒二极管D3中，在n+型半导体衬底21上层积n-型半导体层22。N-型半导体层22的比电阻若在例如40V系列的装置中，为1Ωcm左右。在该半导体层22上扩散p+型杂质等，设置多个p+型区域本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，包括：一导电型半导体衬底；设置在该衬底上的第一一导电型半导体层；设置在所述第一一导电型半导体层上，且具有比该第一一导电型半导体层低的比电阻的第二一导电型半导体层；设置在所述第一及第二一导电型半导体层上的多个反向导电型半导体区域；设于所述反向导电型半导体层及所述第二一导电型半导体层的表面，且至少和该第二一导电型半导体层表面形成肖特基结的金属层，其中，相互邻接的所述反向导电型半导体区域以施加反方向的电压时从该反向导电型半导体区域延伸的耗尽层夹断的距离间隔配置。

【技术特征摘要】
JP 2003-12-25 429802/031.一种半导体装置，其特征在于，包括一导电型半导体衬底；设置在该衬底上的第一一导电型半导体层；设置在所述第一一导电型半导体层上，且具有比该第一一导电型半导体层低的比电阻的第二一导电型半导体层；设置在所述第一及第二一导电型半导体层上的多个反向导电型半导体区域；设于所述反向导电型半导体层及所述第二一导电型半导体层的表面，且至少和该第二一导电型半导体层表面形成肖特基结的金属层，其中，相互邻接的所述反向导电型半导体区域以施加反方向的电压时从该反向导电型半导体区域延伸的耗尽层夹断的距离间隔配置。2.如权利要求1所述的半导体...

【专利技术属性】
技术研发人员：冈田哲也，斋藤洋明，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]