在集成电路系统和方法中电气故障的快速定位技术方案

一种快速定位集成电路的电气测量的缺陷的方法，其包括：　　　　（ａ）提供信息以用于制造具有为并行电气测试而配置的多个测试结构的测试芯片；　　　　（ｂ）采用一个并行电气测试器来电气测试所述测试芯片上的测试结构；　　　　（ｃ）分析电气测试的结果以定位在测试芯片中的缺陷。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本申请涉及在集成电路中电气故障的快速定位。
技术介绍
集成电路的制造是一个可能包括数百个独立工序的极其复杂的过程。出于许多原因，在这些工序期间缺陷会被引入集成电路中。例如，在光阻材料和光掩膜工序中，污染物例如在光掩膜的图样中灰尘、微小划痕和其它瑕疵的出现会在半导体晶片中产生有缺陷的图样，从而导致有缺陷的集成电路。通过在高放大倍数下的目测检查和通过电气测试，都可以识别有缺陷的集成电路。一旦识别出一个有缺陷的集成电路，通常确定该缺陷在集成电路中的位置以允许进一步检查缺陷。用于检测和定位缺陷的传统技术通常单独地测试集成电路，这将是耗费时间的，特别是当要测试的集成电路数量较多时。
技术实现思路
在一个典型实施例中，集成电路电气测量的缺陷的快速定位包括提供信息以用于制造具有为并行电气测试而配置的测试结构的测试芯片。采用并行电气测试器来电气测试该测试芯片上的测试结构。分析电气测试的结果以定位在测试芯片中的缺陷。附图说明通过参照结合附图进行的下述描述，可以最好地理解本申请，在这些附图中用相同的标记来表示相同的部分，其中附图包括图1是在测试芯片上定位缺陷的一种典型处理的流程图；图2是在测试芯片上定位缺陷的另一典型处理的流程图；图3是在测试芯片上定位缺陷的另一典型处理的流程图；图4是一种在测试芯片上定位缺陷的典型系统的方框图；图5描绘了一种有设计图样变化的产品芯片；图6描绘了测试芯片的一种典型布局；图7描绘了一种典型的基座组；图8和9描绘了典型的测试结构；图10描绘了另一种典型的基座组；图11、12-A、12-B和12-C描绘了典型的测试结构；图13描绘了另一种典型的基座组；图14-21描绘了另一典型布局的一部分；图22描绘了另一典型布局；图23是一种典型的并行测试器的正面图；图24是图23中所描绘的典型并行测试器的侧面；图25是一种典型的晶片测试器系统的顶视图；图26是图25中所描绘的典型晶片测试器系统的透视图；图27是图25中所描绘的晶片测试器系统的系统方框图；图28是图25中所描绘的晶片测试器系统的一部分的系统方框图；图29是电阻分压器的电路图；图30是两点阻抗测量实施方案的电路图；图31是一种交换卡的一部分的系统方框图；图32是管脚终端负载电路的一部分的电路图；图33是测量控制(MC)单元的系统方框图； 图34描绘了一种缺陷分析的典型处理；以及图35、36和37描绘了故障率相对于布局箱的典型图表。具体实施例方式下述描述提出了许多特殊的配置、参数及类似信息。然而，应当意识到这种描述并不意在作为本专利技术范围的限制，而是提供作为典型实施例的描述。I.概述参照图1，在一个典型实施例中，描绘了在一个测试芯片上定位缺陷的过程。如下文将更详细描述的，测试芯片包括多个测试结构，其被设计来仿真在制造实际产品芯片的集成电路时可能产生的故障模式。在方框102中，在测试晶片上制作一个测试芯片。该测试芯片包括多个测试结构和探针基座。一个测试结构电连接到一个或多个用于电气测试该测试结构的探针基座。在一个典型实施例中，配置测试芯片的测试结构以进行并行电气测试。更具体地，将测试结构一起分为一个或多个基座组。并行地电气测试一个基座组中的测试结构，指的是在大约同一时间一起电气测试所述的多个测试结构。在另一典型实施例中，配置测试芯片的测试结构以定位缺陷。更具体地，如果测试芯片上的测试结构被制作成具有一个在测试结构中产生的使在该测试结构上进行的电气测试失败的缺陷，则可以获得在测试芯片中有缺陷的测试结构的位置。在方框104中，并行地电气测试在测试芯片上的测试结构。在一个典型实施例中，并行地电气测试一个基座组中的多个测试结构，指的是在大约同一时间一起对它们进行电气测试。此外，可以并行地电气测试多个基座组。这样，以这种方法，可以减少电气测试在测试芯片上的测试结构所要求的时间量。在方框106中，分析在制作的测试芯片上进行的电气测试的结果。更具体地，假定电气测试失败的测试结构具有制作缺陷。这样，电气测试检测测试芯片上的缺陷。在一个典型实施例中，将检测到的缺陷分类为随机或系统缺陷。此外，在一个典型实施例中，当识别出有缺陷的测试结构时，则获得在测试芯片中测试结构的位置。应当注意上述描述和图1中描绘的典型处理可以包括各种附加的步骤。例如，参见图2，在一个替代实施例中，在方框202中，可以在线检查制作的芯片。更具体地，可以使用光学检查工具例如显微镜来在线检查制作的芯片，以可视化地检测在制作的测试芯片中的任何缺陷并确定缺陷的位置。如图2所描绘的，可以使用在方框106中进行的分析的结果，作为对在方框202中进行的在线检查的反馈。参见图3，在另一替代实施例中，在方框302中，可以使用在方框106中进行的分析的结果，通过利用检查工具例如光学检查工具、缺陷检查扫描电子显微镜(DR-SEM)、晶片检查扫描电子显微镜(SEM)以及类似物来检查缺陷。更具体地，电气测试的结果可以定位在测试芯片中有缺陷的测试结构(即识别其位置)。然后，检查工具可以检查测试结构以将缺陷定位到测试结构中的一个具体位置。检查工具也可以获得缺陷的图像，其可用于进一步分析缺陷，例如测量缺陷的尺寸、分类缺陷和识别缺陷的潜在原因。应当意识到在当前的典型实施例中可以省略方框202。在这个替代实施例中，测试芯片被配置为配合检查工具的使用。更具体地，规定测试芯片上测试结构的尺寸以与检查工具的能力兼容，例如检查工具的视场，其确定可同时检查的区域，和检查工具的分辨率，其确定可获得的细节数量。例如，当测试结构大于视场时，检查工具可能需要扫描测试结构以确定(即定位)测试结构中的缺陷。当测试结构小于视场时，可能减少由检查工具提供的细节水平。参见图4，描绘了一种在测试芯片上定位缺陷的典型系统。更具体地，在一个典型实施例中，缺陷定位系统400包括一个制作设备404、一个在线检查工具406、一个并行电气测试器408、一个处理器410和一个检查工具412。在当前的典型实施例中，在制作设备404中制作具有一个或多个测试芯片的测试晶片402。使用在线检查工具406来在线检查测试晶片402。使用并行电气测试器408并行地电气测试测试晶片402。可以使用处理器410来分析电气测试的结果。应当意识到处理器410可以是并行电气测试器408的一个元件，或是一个独立的单元。使用检查工具412来检查测试晶片402。应当意识到系统400可以包括附加的元件或更少的元件。例如，可以从系统400中省略在线检查工具406。作为替代地和/或额外地，可以从系统400中省略检查工具412。II.测试芯片测试芯片用于表示实际产品芯片的集成电路布局和制造过程相互作用的特征。如上所述，测试芯片被设计为仿真与实际产品芯片相同的故障模式。更具体地，如图5所概念化的，实际产品芯片502可以有多个设计图样变化。例如，一种设计图样变化可以包括有一定线宽的多条线。如图5所描绘的，设计图样变化可以包括许多核心设计图样变化504。可以将测试芯片506设计为包括这些核心设计图样变化。比起实际产品芯片502来说，测试芯片506更容易来检查、测试和分析。在本描述的情况下，测试芯片上的设计图样变化被称为实验。此外，测试芯片也可被称为CHARACTERIZATION VEHICLE，这是美国本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种快速定位集成电路的电气测量的缺陷的方法，其包括(a)提供信息以用于制造具有为并行电气测试而配置的多个测试结构的测试芯片；(b)采用一个并行电气测试器来电气测试所述测试芯片上的测试结构；(c)分析电气测试的结果以定位在测试芯片中的缺陷。2.权利要求1的方法，进一步包括使用一个检查工具在所述测试芯片上检查所述定位的缺陷。3.权利要求2的方法，其中所述检查工具是一种扫描电子显微镜(SEM)。4.权利要求3的方法，进一步包括调整在所述测试芯片上测试结构的尺寸以与SEM的视场相兼容。5.权利要求1的方法，进一步包括将所述多个测试结构分成一个或多个基座组，其中一起并行电气测试一个基座组中的所述多个测试结构。6.权利要求5的方法，其中一个基座组包括两列测试结构；以及两列放置在所述两列测试结构之间的基座。7.权利要求5的方法，进一步包括将多个基座组分成一个或多个杆，其中一起并行电气测试一个杆中的多个基座组。8.权利要求7的方法，其中使用一个连接到所述并行电气测试器的探针卡一起并行电气测试一个杆中的所述多个基座组。9.权利要求8的方法，其中将一个或多个具有测试结构和对应基座的单元放置在一个杆中的两个基座组之间，其中使用所述一个或多个单元来校验所述探针卡的操作。10.权利要求7的方法，进一步包括在一个布局中一起堆叠两个或更多杆。11.权利要求10的方法，进一步包括调整布局中一起堆叠的杆的数量，以适合在扫描器场之内。12.权利要求1的方法，进一步包括使用一个光学检查工具来在线检查所述测试芯片。13.权利要求1的方法，其中所述测试芯片包括多个设计图样变化。14.权利要求1的方法，其中所述测试结构是两端口或四端口测试结构。15.权利要求1的方法，其中所述测试结构之一是一个蛇梳形单元，其被配置来将该蛇梳形单元中的一个缺陷定位到该蛇梳性单元之内的一个位置。16.权利要求1的方法，其中电气测试包括比较线路电阻与第一阈值电阻，其中根据测量的电压来确定所述线路电阻；当所述线路电阻低于所述第一阈值电压时，检测到软短路；比较所述线路电阻与第二阈值电阻；以及当所述线路电阻低于所述第二阈值电阻时，检测到硬短路，其中所述第一阈值电阻大于所述第二阈值电阻。17.权利要求1的方法，其中电气测试包括确定许多相互邻近的线路的平均阻抗；比较线路阻抗与所述平均阻抗；当所述线路阻抗比所述平均阻抗小第一特定值时，检测到软短路；以及当所述线路阻抗比所述平均阻抗小第二特定值时，检测到硬短路，其中第一特定值小于所述第二特定值。18.权利要求1的方法，其中将所述并行电气测试器连接到一个晶片加载器和一个晶片探测器，并且进一步包括从所述晶片加载器向所述晶片探测器加载一个或多个测试芯片以被测试，并且其中所述晶片探测器包括一个探针卡以电接触所述测试芯片上的所述多个测试结构以并行地电气测试。19.权利要求18的方法，进一步包括在所述探针卡和所述并行电气测试器的一个管脚终端模块之间发送测试信号；在所述并行电气测试器的所述管脚终端模块和一个测量控制模块之间发送测试信号；以及从所述并行电气测试器的一个测试器控制模块向所述晶片探测器发送命令。20.权利要求19的方法，进一步包括从所述测量控制模块向所述管脚终端模块发送电压源和控制信号。21.权利要求19的方法，进一步包括在所述管脚终端模块的多个开关卡接收来自所述探针卡的测试信号，其中将每个开关卡连接到一组来自所述探针卡的管脚。22.权利要求21的方法，其中一个开关卡与一个测试结构中的电阻、一个终端电阻以及一个电压源形成了一个电阻分压器。23.权利要求21的方法，其中一个开关卡包括多个管脚终端器电路，其中将每个管脚终端器电路连接到一个来自所述探针卡的管脚；以及多个数字多路复用器控制，其中将每个数字多路复用器控制连接到两个管脚终端器电路。24.权利要求23的方法，其中一个管脚终端器电路包括多个四重开关，其中将每个四重开关连接到一个电压源和多个控制信号。25.权利要求19的方法，进一步包括在所述测量控制模块中的一个多路复用器模块接收来自所述探针卡的测试信号；将一组从所述探针卡接收的测试信号组合成一个数字采集信号；以及向一个数字采集卡发送所述数字采集信号。26.权利要求1的方法，其中分析结果包括将检测到的缺陷分类为随机或系统缺陷。27.权利要求26的方法，进一步包括将多个测试芯片设计图样分组为多个布局箱；以及画出每个布局箱的故障计数。28.一种快速定位集成电路的电气测量的缺陷的系统，其包括(a)一个具有为并行电气测试而配置的多个测试结构的测试芯片；(b)一个配置来并行电气测试所述测试芯片上的多个测试结构的并行电气测试器；以及(c)一个配置来分析来自并行电气测试器的结果以在所述测试芯片中定位缺陷的处理器。29.一个权利要求28的系统，进一步包括一个配置来在所述测试芯片上检查所述定位的缺陷的检查工具。30.一个权利要求29的系统，其中所述...

【专利技术属性】
技术研发人员：丹尼斯·齐普里卡斯，克里斯托弗·赫斯，谢丽·李，拉格·H·韦兰，
申请(专利权)人：PDF全解公司，
类型：发明
国别省市：