用于垂直分离栅极NROM存储器的装置和方法制造方法及图纸

一分离栅极、垂直ＮＲＯＭ存储单元（１８９０），包括：各自具有形成在柱顶部的源极／漏极区（１８４０、１８４１）的多个氧化柱（１８３０、１８３１）。沟形成在各对氧化柱之间。在一对氧化柱之间的沟内形成有多晶硅控制栅极（１８００）。多晶硅编程栅极（１８０５、１８０６）被形成在控制栅和各氧化柱之间。编程栅极沿各氧化柱的侧壁延伸。栅绝缘层（１８０２、１８０３）被形成在各编程栅极和毗邻氧化柱之间。各栅绝缘层具有用来陷入至少一个电荷的结构。在一个实施例中，栅绝缘结构是氧化物－氮化物－氧化物层，其中电荷被存储在氮化层的沟底端（１８１１、１８１２）。互聚绝缘体（１８２２、１８２４）被形成在编程栅极和控制栅极之间。电荷还被存储在沟底部和控制／编程栅极之间的绝缘层中。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术主要涉及半导体存储器件，更具体地涉及氮化物只读存储器的晶体管结构。
技术介绍
闪存器件是具有低功耗、快速存取时间和低成本的高密度、非易失性存储器件。闪存器件因此非常适用于各种便携式电子设备，这些电子装置要求高密度存储但由于这些装置的高功耗或额外重量而无法支持磁盘驱动或其它海量存储器件。闪存的其它优点是它可提供电路的在线可编程。因此在将器件安装于电子设备的电路板时，可在软件控制下对闪存器件进行再编程。图1是根据现有技术的闪存单元10。闪存单元10具有金属氧化物半导体(MOS)结构，这种结构包括衬底12、一对源极/漏极区14、在覆盖着MOS沟道区16上的浮栅18以及在浮栅18上的控制栅极20。氧化物结构22将浮栅18与沟道区16分开并将浮栅18与控制栅极20分开。对于所示器件，衬底12被掺杂有P型杂质而源极/漏极区14被掺杂有N型杂质。可通过将足够的正栅极电压VCG和正漏极电压VD施加于器件10，同时将源极电压VS保持为零或接地电位，即可对存储单元10进行编程。当电荷从源极/漏极区14移动至浮栅18，器件10保持在逻辑状态“0”。或者，如果在浮栅18处只有少量电荷或根本没有电荷，则与“1”对应的逻辑状态被存储在器件10上。为了读出器件10的状态，预置幅度的正电压VCG被施加于控制栅极18，同时VD保持为正。如果施加于控制栅极18的电压足以使器件10导通，则电流从一个源极/漏极区14流至另一源极/漏极区14且可由外部电路检测到并由此指示逻辑状态“1”。相应地，如果在浮栅18处存在足够电荷以阻止器件10导通，则读出逻辑状态“0”。可通过将正源极电压Vs施加于源极/漏极区14而使VCG保持在负电位而将逻辑状态从器件10中擦除。器件10在擦除周期之后可获得逻辑状态“1”。尽管前面的闪存单元10对于将逻辑状态存储于存储器件中而言是非常有效的，然而据观察，随着编程/擦除循环累积次数的增加，存储单元10的编程效率下降。结果在编程/擦除循环的次数超过极限值(术语上称为“单元10的容限”)后，单元10将失效。尽管在仅对器件10编程一次的情况下，容限相对不那么重要，但在无数次擦除和再编程的情况下，这将成为关键因素。一般认为编程效率的下降是由于在编程周期中将浮栅18与衬底12分离的相对薄的氧化层中俘获的热电子引起的，这些热电子会永久地损害氧化层。另外，在使具有相对低动能的空穴俘获到将浮栅18和衬底12分离的氧化层中的擦除周期中，会产生极高的电场强度。随着单元10重复经历编程/擦除循环，所俘获的空穴在空穴层中累积并因此使读周期所施加的电场减弱。闪存单元10下降的品质影响如图2-4所示。图2将未经循环的闪存单元10的性能与经历过大量次数的擦除/编程循环的闪存单元的性能进行比较。如图2所示，在施加可比的固定控制栅极电压VCG的情况下，经循环的单元10的源极/漏极电流IDS明显低于从未经循环的单元10获得的源极/漏极电流IDS。结果，由于经循环的单元10中源极/漏极电流的降低，读周期逻辑状态的确定受到不利的影响。这种影响还表示在图3中，其中观察到随着单元10循环次数的累积，单元10的源极/漏极电流IDS有规则地减小。图3还示出单元10的容限将发生在105和106次循环附近。图4示出随着编程/擦除循环次数的增加，单元10的门限电压VT的变化。门限电压VT被定义为在读周期中使单元10导通的所要求的最小电压。在图4中，当单元10的浮栅被充电时，VT，1与导通单元10所需的门限电压对应，而当浮栅18未被充电时，VT，2与导通单元10所需的门限电压对应。VT，1和VT，2值的差由此界定一个门限电压“窗”，如图4所示，随着单元10经历循环，“窗”逐渐变小，因此在存储于单元10中的两个逻辑状态之间进行区别也变得更难。对于前述容限问题的一个现有技术的解决方案是具有对称地朝向源极定位的浮栅的闪存单元，其控制栅极位于浮栅上方并直接位于单元的沟道区上方，就象P.Pavan等发表的标题为Flash Memories-An Overview、IEEE规程、卷85、No8、页1248-1271、1997的论文中公开的那样。由于编程和擦除功能发生在靠近源极的沟道区的部分，因此对柵氧化物的损害也仅限于沟道区的一部分。尽管前面的闪存单元结构某种程度上实现容限的增加，但最终对浮栅下的氧化层的损坏变得过大，因此不再可能读出存储在单元中的逻辑状态。另一种现有技术的闪存单元包括由N区包围的源极，该N区域用于进一步保护单元的源结不受擦除单元时引起的大电场强度的影响。这种结构表现出的一个明显缺陷是源极和漏极区可能无法互换以延长单元的容限。此外，非对称结构增加了闪存单元的整个制造成本。最近开发出的氮化物只读存储器(NROM)器件利用在非传统闪存器件结构中的氮化硅层中所俘获的电荷。存储在氧化物-氮化物-氧化物(ONO)层中的电荷的横向扩散综合考虑了缩减器件尺寸的能力。另外，平面存储单元对各单元而言需要比垂直器件相对更大的面积。这在业内产生对一种闪存器件的需要，这种闪存器件集NROM单元的优点与垂直存储单元的优点于一身。
技术实现思路
本专利技术围绕一种垂直NROM存储单元。该单元包括分别具有形成在柱顶的源极/漏极区的多个氧化柱。在各对氧化柱之间形成一条沟槽。控制栅极形成在一对氧化柱之间的沟中。编程栅极形成在控制栅极和各氧化柱之间。编程栅极沿各氧化柱的侧壁延伸。柵绝缘层被形成在各编程栅极和毗邻的氧化柱之间。各柵绝缘层具有俘获至少一个电荷的结构。在一个实施例中，柵绝缘体结构是氧化物-氮化物-氧化物层，其中电荷被存储在氮化物层的沟的底部。附图说明图1是根据现有技术的闪存单元的横截面图；图2是将经循环的闪存单元和未经循环的闪存单元的漏极/源极电流特性定性地进行比较的曲线图；图3是定性地表示随着闪存单元循环次数增加，漏极/源极电流特性降低的曲线图；图4是定性地示出随着循环次数增加，闪存单元的电压门限窗变窄的曲线图；图5是根据本专利技术一个实施例的计算机系统100的方框图；图6是根据本专利技术另一实施例的存储器件的方框图；图7是根据本专利技术一个实施例的存储单元阵列的示意图；图8是根据本专利技术一个实施例的存储单元阵列的局部等角投影图；图9是根据本专利技术一个实施例的存储阵列的横截面图；图10是根据本专利技术一个实施例的存储阵列的俯视图；图11是表示根据本专利技术另一实施例的形成存储阵列的方法的步骤的横截面图；图12是表示根据本专利技术另一实施例的形成存储阵列的方法的步骤的横截面图；图13是表示根据本专利技术另一实施例的形成存储阵列的方法的步骤的横截面图；图14是表示根据本专利技术另一实施例的形成存储阵列的方法的步骤的横截面图；图15是表示根据本专利技术另一实施例的形成存储阵列的方法的步骤的俯视图；图16是表示根据本专利技术另一实施例的形成存储阵列的方法的步骤的横截面图；图17是表示根据本专利技术另一实施例的形成存储阵列的方法的步骤的横截面图；图18是包含根据本专利技术的分离栅极的垂直NROM存储单元的实施例的横截面图；图19是包含根据本专利技术的分离栅极的另一垂直NROM存储单元的实施例的横截面图；图20是本专利技术的垂直分离栅极NROM的等效电路。具体实施例方式本专利技术总地针对半导体存储器件，并特别针对用于诸如闪存器件的非易失性半导体存储器本文档来自技高网...

【技术保护点】
一种垂直ＮＲＯＭ存储单元，包括：多个各自具有源极／漏极区的氧化柱，形成在各氧化柱之间的沟；形成在各对氧化柱之间的控制栅极；多个编程栅极，各编程栅极形成在控制栅极和各氧化柱之间，各编程栅极沿氧化柱的侧壁延伸；以及　 　多个栅极绝缘层，各栅极绝缘层被形成在各编程栅极和毗邻的氧化柱之间，各栅绝缘层具有俘获至少一个电荷的结构。

【技术特征摘要】
【国外来华专利技术】US 2003-11-21 10/719,7721.一种垂直NROM存储单元，包括多个各自具有源极/漏极区的氧化柱，形成在各氧化柱之间的沟；形成在各对氧化柱之间的控制栅极；多个编程栅极，各编程栅极形成在控制栅极和各氧化柱之间，各编程栅极沿氧化柱的侧壁延伸；以及多个栅极绝缘层，各栅极绝缘层被形成在各编程栅极和毗邻的氧化柱之间，各栅绝缘层具有俘获至少一个电荷的结构。2.如权利要求1所述的存储单元，其特征在于，所述源极/漏极区被形成在各柱的顶部。3.如权利要求1所述的存储单元，其特征在于，所述多个栅极绝缘体包含氧化物-氮化物-氧化物结构以使氮化层具有俘获电荷的结构。4.如权利要求1所述的存储单元，其特征在于，还包括形成在控制栅极和毗邻编程栅极之间并沿沟底部延伸的氧化硅栅绝缘体。5.如权利要求1所述的存储单元，其特征在于，所述各栅极绝缘层是包含氧化物-氮化物-氧化铝复合层、氧化物-氧化铝-氧化物复合层或氧化物-碳氧化硅-氧化物复合层其中之一的复合层。6.如权利要求1所述的存储单元，其特征在于，所述各栅极绝缘层由通过湿氧化并未经退火形成的氧化硅、含有硅纳米微粒的富硅氧化物、氮氧化硅层、富硅氧化铝绝缘体、碳氧化硅绝缘体或含碳化硅纳米微粒的氧化硅绝缘体中的其中一种构成。7.如权利要求1所述的存储单元，其特征在于，所述各栅极绝缘体由硅、氮、铝、钛、钽、铪、镧或锆的两种或多种的非化学计量单层构成。8.一种垂直NROM存储单元，包括多个具有形成在顶部的源极/漏极区的氧化柱，形成在各对氧化柱之间的沟；形成在各对氧化柱之间的控制栅极；多个编程栅极，各编程栅极形成在控制栅极和各氧化柱之间，各编程栅极沿氧化柱的侧壁延伸；多个栅绝缘层，各栅极绝缘层被形成在各编程栅极和毗邻的氧化柱侧壁之间，各栅极绝缘层具有俘获至少一个电荷的结构；以及形成在控制栅极和各毗邻编程栅极之间的氧化物互聚层。9.如权利要求8所述的存储单元，其特征在于，还包括形成在沟底部的栅极绝缘层，以使多个电荷俘获于栅绝缘层中的控制栅极之下。10.如权利要求9所述的存储单元，其特征在于，所述多个电荷被俘获于控制栅极下的栅绝缘层的氮化层中。11.一种垂直NROM存储单元的阵列，包括多个具有形成在顶部的源极/漏极区的氧化柱，形成在各对氧化柱之间的沟；多个控制栅极，各控制栅极形成在各对氧化柱之间的沟中；多个编程栅极，各编程栅极形成在第一控制栅极和各氧化柱之间的沟中，各编程栅极沿氧化柱的侧壁延伸；多个栅绝缘层，各栅极绝缘层被形成在各编程栅极和毗邻的氧化柱之间，各栅极绝缘层具有俘获至少一个电荷的结构；以及耦合多个控制栅极的字线。12.如权利要求11所述的阵列，其特征在于，还包括在各控制栅极和各编程栅极之间的氧化物互聚材料；以及在各沟底部并包含将多个电荷存储在各控制栅极下的结构的栅极绝缘层。13.如权利要求11所述的阵列，其特征在于，所述各源极/漏极区由n型传导性半导体材料构成。14.一种计算机系统，包括中央处理单元(CPU)；以及耦合于CPU的垂直NR...

【专利技术属性】
技术研发人员：L福布斯，
申请(专利权)人：微米技术股份有限公司，
类型：发明
国别省市：US[美国]