具有折叠位线排列的存储单元排列及相应制造方法技术

本发明专利技术提供了一种制造具有折叠位线排列的存储单元排列的方法以及一种相应的存储单元排列。该方法具有以下步骤：在半导体基板中沿第一方向形成多个有源区；在半导体基板中沿第二方向形成多条平行掩埋字线；在两条字线之间形成各个源极区，以及在每个有源区中在两条字线之一与相邻隔离沟槽之间形成第一和第二漏极区；在半导体基板的表面沿第三方向形成具有折叠位线排列的多条平行位线；形成多个存储电容器；第一方向位于第二和第三方向之间，并且存储单元排列具有每个存储单元８Ｆ↑［２］的大小；以及蚀刻步骤，根据要形成的字线，来形成多条字线沟槽。

【技术实现步骤摘要】

本专利技术涉及一种制造具有折叠位线排列的存储单元排列的方法，以及具有折叠位线排列的相应存储单元排列。
技术介绍
DE 199 28 781 C1公开了一种制造存储单元排列的方法。该公知方法包括在半导体基板中形成多个有源区，这些有源区的所有侧面都被沿第一和第二方向彼此垂直的隔离沟槽围绕。之后，沿第一方向在两条相邻隔离沟槽中形成平行的掩埋字线，其中，掩埋字线穿过各个有源区，并且通过栅极介电层与半导体基板中的沟道区隔离。在两条字线之间形成各个源极区，并且在每个有源区中在两条字线之一与相邻隔离沟槽之间形成相应的第一和第二漏极区。接着在半导体基板表面沿第二方向形成多个平行的位线，其中，位线穿过相关联的有源区，并且与相关联有源区的相关联源极区接触。最后，形成多个存储电容器，其中，第一和第二存储电容器与各个有源区内的相关联漏极区相连。可以从例如US 6,545,904、US 5,502,320、EP 1 003 219 A2、US 6,063,669以及US 6,396,096 B1来了解其它的存储单元排列。
技术实现思路
尽管原则上可适用于任何集成电路，但是关于使用硅技术的DRAM存储器件来解释本专利技术及其问题领域。通常，DRAM存储器件的存储单元具有用于根据信息状态来存储电荷的存储电容器以及与存储电容器相连的选择晶体管。这种存储单元排列在半导体基板的表面中，并且可以通过字线和位线来驱动。形成了选择晶体管的半导体基板中的区域通常被称为有源区。在现代的DRAM存储器件中，存储电容器通常被形成为沟槽电容器或堆叠电容器。折叠位线的概念通常理解为表示在特定字线与各个位线之间的每隔一个交叉点具有存储单元的存储单元排列。因而能够将位线和相邻参考位线布线(route)到读出放大器，并且能够确保低噪操作。本专利技术的目的是提供一种存储单元排列以及相应制造方法，其需要较小空间，并且能够相对简单和可靠地进行生产。根据本专利技术，通过使用如权利要求1所述的制造存储单元排列的方法、以及根据权利要求7的相应存储单元排列，来实现该目的。本专利技术的主要优点在于提供了一种，其最少只需要8F2的较小空间，并且能够相对简单和可靠地进行生产。具有u形晶体管的完全掩埋的字线提供较小的电场以及较低的字线/位线电容。这样产生了具有有利的保持时间分布的高性能存储单元，此外，它易于缩放，甚至回避(shrink)接地规则。可在从属权利要求中找到本专利技术的各个主题的有利发展和改进。根据另一优选的改进，按照以下步骤形成多条平行的掩埋字线在半导体基板的最高侧面(top side)上设置掩模；根据要形成的字线，执行第一各向异性蚀刻，用于形成多条字线沟槽；在字线沟槽中形成栅极介电层；在字线沟槽中的栅极介电层之上形成金属填充物；将金属填充物蚀刻至半导体基板的最高侧面之下；以及使用隔离层来封闭字线沟槽。根据一个优选的改进，执行第二各向同性蚀刻，用于沿第一方向加宽字线，以及用于磨圆字线沟槽的底部。根据一个优选的改进，执行以下步骤在位线之间形成隔离层；以及在隔离层中形成多个电容器触点，其中，两个电容器触点被形成在各个有源区中，所述触点与第一和第二漏极区接触；其中，第一和第二存储电容器通过各个有源区内的相关联电容器触点与相关联漏极区相连。根据另一优选改进，通过以下步骤形成多条位线在与源极区的电接触中形成多晶硅层，在半导体基板的最高侧面上形成叠置(overlying)的金属层和叠置的氮化硅层；使这些层形成图案以形成位线；以及在位线的侧壁上形成氮化硅侧壁隔板。根据另一优选改进，从位线的层中同时形成存储单元排列的外设元件的栅极。附图说明附图中示出了本专利技术的示例性实施例，并且在下面的描述中对这些实施例进行了更加详细地解释。图1A-K示出了根据本专利技术一个实施例的制造存储单元排列的方法的连续方法阶段；以及图2A-F示出了根据本专利技术实施例的连续方法阶段中存储单元排列的示意性图示。在附图中，相同的参考符号指示相同的或功能上相同的组件部分。具体实施例方式图1A-K示出了根据本专利技术一个实施例的制造存储单元排列的方法的连续方法阶段。图1A示出了通过根据本专利技术实施例的存储单元排列的有源区A1的截面，左侧I示出了纵截面，以及右侧II示出了横截面(对比图2A)。图1A中的参考符号1指示硅半导体基板，在所述硅半导体基板的最高侧面上放置了衬垫氧化层(未示出)以及由氮化硅组成的叠置硬质掩模层5。参考符号10a、10b、10c、10d指示填充了氧化硅并且环绕在有源区的所有侧面上的STI隔离沟槽(STI＝浅槽隔离)。进一步参照图1B，将STI沟槽10a-10d拉至刚刚在半导体基板1的表面之上，使得形成小悬垂ST。之后，去除由氮化硅组成的硬质掩模5，并且同样去除下面的衬垫氧化层(未示出)。为了设置源极/漏极区(为清楚仅从图1J开始示出)，接下来，可以在有源区A中执行注入(implantation)。在这些注入之前，可以将屏蔽氧化物涂覆在硅半导体基板1的表面上，并且在注入之后再次去除。接下来，在硅半导体基板1的最高侧面上形成栅极氧化层12(用于外围/支撑)，之后，可以在整个区域上沉积由未掺杂的多晶硅组成的层15和由氮化硅组成的层20。这导致了图1B中示出的工艺状态。如在图1C中示出的，在氮化硅层20上设置碳硬质掩模25，所述掩模具有开口13a、13b、13c。然后，为了在开口13a-13c的区域中去除氮化硅层20和多晶硅层50，利用碳硬质掩模25来执行蚀刻。如图1C所示，所述蚀刻在栅极氧化层12上停止。如图1D所示，在接下来的蚀刻步骤中，通过进一步的蚀刻步骤来穿透栅极氧化层12，并且分别在硅半导体基板1和STI沟槽10b中形成字线沟槽14a-14c。由于蚀刻了硅和氧化硅，所以所述蚀刻步骤不是选择性的。进一步参照图1D，去除碳硬质掩模25，之后，为了沿横向扩展字线沟槽14a-14c，执行硅和氧化硅的各自的各向同性蚀刻。接下来，为了以相同方式横向扩展在前述蚀刻步骤期间用作蚀刻掩模的氮化硅层20，执行氮化硅蚀刻步骤。根据图1E，在各向同性蚀刻过程中，还在字线沟槽14a-14c的较低区域中发生边缘磨圆(edge rounding)(未示出)，导致位于此的晶体管区域退化(degradation)的场降低(field diminution)。如图1F所示，为了在字线沟槽14a、14b、14c中形成栅极氧化层30，发生栅极氧化。接着在栅极氧化层30之上的字线沟槽14a中设置由氮化钛和钨组成的金属填充物35，之后，将栅极氧化层30和金属填充物35均拉回至半导体基板1最高侧面以下。根据该实施例，金属填充物35在存储单元排列的字线沟槽14a-14c中形成字线WL3、WL4(对比图2B)。如图1G所示，然后在字线沟槽14a-14c中的金属填充物35之上设置HDP氧化层40。这可以通过沉积工艺、接着是CMP步骤和凹槽(recess)蚀刻步骤来执行。如图1H所示，接下来是通过利用光掩模(未示出)的光刻步骤，去除在位线触点BLK1至半导体硅基板1的区域内的氮化硅层20、下面的多晶硅层15和下面的栅极氧化层12。接着再次去除光致抗蚀剂掩模(未示出)。如图1I所示，接着在位线触点区域BLK1内沉积具有下多晶硅层50、中间钨层52和上氮化硅层54的栅极叠层，并本文档来自技高网...

【技术保护点】
一种制造具有折叠位线排列的存储单元排列的方法，包括以下步骤：在半导体基板（１）中沿第一方向（Ｉ）形成多个有源区（ＡＡ１－ＡＡ３），所述有源区的所有侧面被隔离沟槽（１０ａ－ｄ）围绕；在半导体基板（１）中沿第二方向（ｘ）形成多条 平行的掩埋字线（ＷＬ１－ＷＬ４），所述字线穿过所述有源区（ＡＡ１－ＡＡ３），其中，彼此隔开并且与隔离沟槽（１０ａ－ｄ）隔开的两条掩埋字线（ＷＬ３、ＷＬ４）穿过各个有源区（ＡＡ１－ＡＡ３），并且掩埋字线（ＷＬ１－ＷＬ４）通过栅极介电层（３０）与半导体基板（１）中的沟道区（Ｋ）隔离；在两条字线（ＷＬ３、ＷＬ４）之间形成各个源极区（Ｓ），以及在每个有源区中在两条字线（ＷＬ３、ＷＬ４）之一与相邻隔离沟槽（１０ａ、１０ｂ）之间形成第一和第二漏极区；在半导体基板（１）的表 面沿第三方向（ｙ）形成具有折叠位线排列的多条平行位线（ＢＬ１－ＢＬ４），所述多条平行位线（ＢＬ１－ＢＬ４）沿与第二方向（ｘ）垂直的方向延伸，其中，位线（ＢＬ１）穿过相关联的有源区（ＡＡ１），并且与相关联有源区（ＡＡ１）的相关源极区（Ｓ）接触；形成多个存储电容器（Ｃ１ａ－Ｃ３ｂ），其中，第一和第二存储电容器（Ｃ１ａ、Ｃ１ｂ）与各个有源区（ＡＡ１）内的相关联漏极区（Ｄ１、Ｄ２）相连；第一方向（Ｉ）位于第二和第三方向（ｘ，ｙ）之间，并且存储单元排列具有每个存储单元８ Ｆ↑［２］的大小，其中，Ｆ是长度单位；以及蚀刻步骤，根据要形成的字线（ＷＬ１－ＷＬ４），来形成穿过半导体基板（１）和隔离沟槽（１０ａ－ｄ）的多条字线沟槽（１４ａ－ｃ），与用于在半导体基板（１）中形成隔离沟槽（１０ａ－ｄ）的步骤独立地 来实现该步骤。...

【技术特征摘要】
DE 2005-7-29 102005035641.91.一种制造具有折叠位线排列的存储单元排列的方法，包括以下步骤在半导体基板(1)中沿第一方向(I)形成多个有源区(AA1-AA3)，所述有源区的所有侧面被隔离沟槽(10a-d)围绕；在半导体基板(1)中沿第二方向(x)形成多条平行的掩埋字线(WL1-WL4)，所述字线穿过所述有源区(AA1-AA3)，其中，彼此隔开并且与隔离沟槽(10a-d)隔开的两条掩埋字线(WL3、WL4)穿过各个有源区(AA1-AA3)，并且掩埋字线(WL1-WL4)通过栅极介电层(30)与半导体基板(1)中的沟道区(K)隔离；在两条字线(WL3、WL4)之间形成各个源极区(S)，以及在每个有源区中在两条字线(WL3、WL4)之一与相邻隔离沟槽(10a、10b)之间形成第一和第二漏极区；在半导体基板(1)的表面沿第三方向(y)形成具有折叠位线排列的多条平行位线(BL1-BL4)，所述多条平行位线(BL1-BL4)沿与第二方向(x)垂直的方向延伸，其中，位线(BL1)穿过相关联的有源区(AA1)，并且与相关联有源区(AA1)的相关源极区(S)接触；形成多个存储电容器(C1a-C3b)，其中，第一和第二存储电容器(C1a、C1b)与各个有源区(AA1)内的相关联漏极区(D1、D2)相连；第一方向(I)位于第二和第三方向(x，y)之间，并且存储单元排列具有每个存储单元8F2的大小，其中，F是长度单位；以及蚀刻步骤，根据要形成的字线(WL1-WL4)，来形成穿过半导体基板(1)和隔离沟槽(10a-d)的多条字线沟槽(14a-c)，与用于在半导体基板(1)中形成隔离沟槽(10a-d)的步骤独立地来实现该步骤。2.如权利要求1所述的方法，其特征在于，通过以下步骤形成多条平行的掩埋字线(WL1-WL4)在半导体基板(1)的最高侧面上设置掩模(15，20，25)；根据要形成的字线(WL1-WL4)，执行第一各向异性蚀刻，用于形成多条字线沟槽(14a-c)；在字线沟槽(14a-c)中形成栅极介电层(30)；在字线沟槽(14a-c)中的栅极介电层(30)之上形成金属填充物(35)；将金属填充物(35)蚀刻至半导体基板(1)的最高侧面之下；以及使用隔离层(40)来封闭字线沟槽(14a-c)。3.如权利要求1所述的方法，其特征在于，执行第二各向同性蚀刻，用于沿第一方向(I)加宽字线沟槽(14a-c)，并且用于磨圆字线沟槽(14a-c)的底部。4.如权利要求1、2或3所述的方法，其特征在于执行以下步骤在位线(BL1-BL4)之间形成隔离层(60)；以及在隔离层(60)中形成多个电容器触点(CK1a-CK3b)，其中，两电容器触点(CK1a-CK1b)被形成在各个有源(AA1)中，所述触点与第一和第二漏极区(D1，D2)接触；其中，第一和第二存储电容器(C1a，C1b)通过各个有源区(AA1)中的相关联电容器触点(CK1a，CK1b...

【专利技术属性】
技术研发人员：蒂尔施洛瑟，
申请(专利权)人：奇梦达股份公司，
类型：发明
国别省市：DE[德国]