具有三维排列的存储单元晶体管的与非型闪存器件制造技术

本发明专利技术涉及一种ＮＡＮＤ型闪存器件，其包括：堆叠的多个半导体层；设置在多个半导体层中的每一个的预定区中的器件隔离图案，该器件隔离图案定义有源区；该有源区中的源极和漏极杂质区；电连接所述源极杂质区的源极线插塞结构；及电连接所述漏极杂质区的位线插塞结构，其中所述源极杂质区电连接到所述半导体层。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件。更加特别地，本专利技术涉及一种具有三维排列的存储单元晶体管的NAND型闪存器件。技术背景例如电脑、移动电话、多媒体播放器、数码相机等的电子产品可以包含 半导体器件，这种半导体器件例如是一用来存储信息的存储芯片和用来控制信息的处理芯片。半导体器件可以包含例如晶体管、电阻器、电容器等的电 子元件。电子元件可以集成在半导体衬底上，并且为了提供达到消费者需要 的高性能和合理的价格，可以需要高的集成度。为了获得高的集成度，在半导体器件的制造过程中可以需要例如光刻工 艺的先进的工艺技术。然而，开发先进的工艺技术会非常昂贵并且耗费时间， 从而限制了集成度的提升。具有三维排列的晶体管的半导体器件已经作为一种提升集成度的途径 而被提出。具有三维晶体管结构的半导体器件的制造可以包括在例如晶片的 半导体衬底上形成一个或多个单晶半导体层，其中可以使用例如外延技术形 成该单晶半导体层。从而可以使用单晶半导体层在器件的多层上形成晶体 管。需要穿过一个或多个半导体层的贯通插塞(through-plug)以连接三维排 列的晶体管。第一类型的贯通插塞直接接触半导体层。第二类型的贯通插塞 通过一预定的绝缘层，例如层间电介质(ILD)层与半导体层隔开。就第二 类型的贯通插塞来说，半导体层可以具有一填充有层间电介质层的间隙区， 其中贯通插塞穿过层间电介质层。然而，间隙区的存在降低了半导体器件的 集成度。第一类型的贯通插塞可以直接接触半导体层，并且可以因此电连接到相 应的半导体层，从而允许提供更高集成度。例如，连接到晶体管的源/漏杂质 区的第一类型的贯通插塞可以直接接触在源/漏区下方的半导体层。然而，源/漏杂质区的导电类型可以不同于半导体层的导电类型，并且因此贯通插塞和型的贯通插塞可以为 一掺杂硅，这种掺杂硅具有与源/漏杂质区相同并且与半 导体层不同的导电类型。这样，第一类型的贯通插塞和半导体层构成了一个 二极管，使得第 一类型的贯通插塞连接到源/漏杂质区。在刚才所述的结构中，掺杂硅具有比类似的金属材料高的电阻率，这可 引起例如低的运算速度、高的功率损耗等的技术问题。例如，在由摻杂硅形成的贯通插塞接触NAND型闪存器件的公共源极线的地方，接地选择线的 体效应(body effect)可《I起单元电流的减小。在传统的NAND型闪存器件中，由于使用FN隧道效应编程(program) 或者擦除存储单元，所以必须独立地控制半导体层和半导体衬底的电势。为 此，会需要接触半导体衬底或半导体层的分离的贯通插塞或阱插塞 (well-plug)。对分离的阱插塞的需求会降低NAND型闪存器件的集成度，并 且会使NAND型闪存器件的制造变得更加复杂。
技术实现思路
因此，本专利技术针对具有三维排列的存储单元晶体管的NAND型闪存器 件，其基本克服了相关技术的限制和缺点导致的一个或更多问题。因此，本专利技术实施例的特征是提供了包括电阻率降低的贯通插塞的三维 NAND型闪存器件。因此，本专利技术实施例的另 一特征是提供了没有单独的阱插塞的三维 NAND型闪存器件。本专利技术的上述及其它特征和优点中的至少一个可通过提供NAND型闪 存器件实现，包括堆叠的多个半导体层；设置在所述多个半导体层的每个 的预定区中的器件隔离图案，所述器件隔离图案定义有源区；所述有源区中 的源极和漏极杂质区；电连接所述源极杂质区的源极线插塞结构；及电连接 所述漏极杂质区的位线插塞结构，其中所迷源极杂质区电连接到所述半导体 层。源极线插塞结构可与所述源极杂质区以及与所述多个半导体层中的至 少一个欧姆接触。源极线插塞结构可包括至少一种金属材料。源极线插塞结 构可包括金属插塞，穿过所述多个半导体层中的至少一个和所述源极杂质区的至少一个；及阻挡金属层，至少形成在所述金属插塞的侧壁处，所述阻 挡金属层直接接触所述至少一个半导体层和所述至少一个源极杂质区。源极线插塞结构可穿过所述多个半导体层中的至少一个和所述源极杂 质区的至少一个。堆叠的多个半导体层可包括下部半导体层，所述下部半导体层为单晶半导体晶片；及堆叠在所述下部半导体层上的至少一个上部半导体层，其中所述源极线插塞结构可穿过所述上部半导体层和所述上部半导体层的源极 杂质区，所述源极线插塞结构连接到所述下部半导体层的源极杂质区。连接到所述下部半导体层。该器件还可包括欧姆掺杂区，所述欧姆掺杂区设 置在所述下部半导体层的所述源极杂质区之下，从而所述下部半导体层与所 述源极线插塞结构欧姆接触，其中所述欧姆掺杂区可具有与所述源极和漏极 杂质区不同的导电类型。位线插塞结构可穿过所述上部半导体层和所述上部半导体层的所述漏 极杂质区并且可连接到所述下部半导体层的所述漏极杂质区，并且所述位线 插塞结构可由硅形成，其具有与所述源极和漏极杂质区相同并且与所述半导 体层不同的导电类型。上部半导体层中的器件隔离图案可穿过所述上部半导 体层。所述器件还可包括设置在所述位线插塞结构和所述源极线插塞结构之 间的栅极结构，所述栅极结构横越每一所述半导体层的所述有源区；横越所 述栅极结构的位线，所述位线通过所述位线插塞结构连接到所述漏极杂质 区；及通过所述源极线插塞结构连接到所述源极杂质区的公共源极线，其中 所述栅极结构可包括邻近于所述位线插塞结构的行选t奪线；邻近于所述源 极线插塞结构的接地选择线；及所述行选择线和所述接地选择线之间的多个 字线。形成在每一个半导体层上的行选择线、接地选择线和字线，以及位线， 可以被配置为选择性地存取相应半导体层的至少一个存储单元，并且该器件 可以被配置为通过施加接地电压和正的电源电压中的 一个到所述公共源极 线，来编程由预定的半导体层的预定的位线和预定的字线选择的存储单元所述器件还可配置为通过施加累积电压到所述接地选择线来编程所述 选择的存储单元，所述累积电压使得所述接地选择线之下的有源区处于累积状态。累积电压可处于大约负的电源电压到大约0伏特的范围内。所述器件可 配置为通过施加擦除电压到所述公共源极线来擦除预定的半导体层的存储 单元。所述堆叠的多个半导体层可包括顺序堆叠的下部半导体层和上部半导 体层，所述栅极结构可包括分别设置在所述下部和上部半导体层上的下部字 线和上部字线，下部栅极接触插塞和上部栅极接触插塞可分别连接到所述下 部和上部字线，并且所述上部字线^人所述下部字线偏移，,人而所述下部4册极 接触插塞与所述上部字线隔离。开口包括其中设置有所述下部栅极接触插塞的区域。下部和上部栅极接触插塞可包括至少一种金属材料。下部和上部栅极接触插塞可以是具有与所述源 极和漏极杂质区不同的导电类型的硅。在器件的运行过程中，下部字线和上 部字线可以是等势的。的导电类型的硅。所述器件还可包括在至少一个所述半导体层中的欧姆掺杂 区，所述欧姆掺杂区与所述源极线插塞结构电接触并且具有与所述源极和漏 极杂质区不同的导电类型。在所述器件的运行过程中，所述源极杂质区与所 述半导体层是等势的。附图说明通过根据附图详细地描述本专利技术的典型实施例，本专利技术的上述以及其他的特征和优点对本领域技术人员来说将变得更加显而易见，其中图1至4表示根据本专利技术的实施例的具有三维排列的存储单元晶体管的 NAND型闪存器件的示意性的透视图；图5至8表示根据本专利技术的实施例的具有三维排本文档来自技高网...

【技术保护点】
一种ＮＡＮＤ型闪存器件，包括：　　　　堆叠的多个半导体层；　　　　设置在所述多个半导体层的每个的预定区中的器件隔离图案，所述器件隔离图案定义有源区；　　　　所述有源区中的源极和漏极杂质区；　　　　电连接所述源极杂质区的源极线插塞结构；及　　　　电连接所述漏极杂质区的位线插塞结构，其中所述源极杂质区电连接到所述半导体层。

【技术特征摘要】
KR 2006-9-14 89327/06;KR 2006-11-27 117759/06;KR 21.一种NAND型闪存器件，包括堆叠的多个半导体层；设置在所述多个半导体层的每个的预定区中的器件隔离图案，所述器件隔离图案定义有源区；所述有源区中的源极和漏极杂质区；电连接所述源极杂质区的源极线插塞结构；及电连接所述漏极杂质区的位线插塞结构，其中所述源极杂质区电连接到所述半导体层。2. 根据权利要求1的器件，其中所述源极线插塞结构与所述源极杂质 区以及与所述多个半导体层中的至少一个欧姆接触。3. 根据权利要求1的器件，其中所述源极线插塞结构包含至少一种金 属材料。4. 根据权利要求3的器件，其中所述源极线插塞结构包括 金属插塞，穿过所述多个半导体层中的至少一个和所述源极杂质区的至少一个；及阻挡金属层，至少形成在所述金属插塞的侧壁处，所述阻挡金属层直接 接触所述至少一个半导体层和所述至少一个源极杂质区。5. 根据权利要求1的器件，其中所述源极线插塞结构穿过所述多个半 导体层中的至少一个和所述源极杂质区的至少一个。6. 根据权利要求l的器件，其中所述堆叠的多个半导体层包括 下部半导体层，所述下部半导体层为单晶半导体晶片；及堆叠在所述下部半导体层上的至少一个上部半导体层， 其中所述源极线插塞结构穿过所述上部半导体层和所述上部半导体层的源极杂质区，所述源极线插塞结构连接到所述下部半导体层的源极杂质区。7. 根据权利要求6的器件，其中所述源极线插塞结构穿过所述上部半 导体层的所述源极杂质区并且电连接到所述下部半导体层的所述源极杂质区。8. 根据权利要求7的器件，还包括欧姆掺杂区，所述欧姆掺杂区设置在所述下部半导体层的所述源极杂质区之下，从而所述下部半导体层与所述 源极线插塞结构处于欧姆接触，其中所述欧姆掺杂区具有与所述源极和漏极 杂质区不同的导电类型。9. 根据权利要求6的器件，其中所述位线插塞结构穿过所述上部半导 体层和所述上部半导体层的所述漏极杂质区并且连接到所述下部半导体层 的所述漏极杂质区，并且所述位线插塞结构由硅形成，其具有与所述源极和漏极杂质区相同并且 与所述半导体层不同的导电类型。10. 根据权利要求6的器件，其中在所述上部半导体层中的器件隔离图 案穿过所述上部半导体层。11. 根据权利要求l的器件，还包括设置在所述位线插塞结构和所述源极线插塞结构之间的栅极结构，所述 栅极结构交叉每一所述半导体层的所述有源区；交叉所述栅极结构的位线，所述位线通过所述位线插塞结构连接到所述 漏极杂质区；...

【专利技术属性】
技术研发人员：郑载勋，金奇南，郑舜文，张在焄，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]