本发明专利技术公开了一种新的静电放电汇流排指环结构，其中的指环包含了多个金属层，金属层和金属层之间可由导电插塞（ｃｏｎｄｕｃｔｉｖｅ ｐｌｕｇ）电性连接，借着布局（ｌａｙｏｕｔ）可以用氧化区将指环分隔出互相不电性连接的两个指环区域，其中一个指环区域是Ｖｓｓ静电放电汇流排，另一个指环区域是Ｖｄｄ静电放电汇流排。
【技术实现步骤摘要】
本专利技术是有关于一种静电放电汇流排的指环结构，特别是有关于可以让指环结构同时被VSS汇流排和VDD汇流排所用的结构。先前技术大部分的集成电路应用都有一些静电放电(ESD)电路系统(electrostatic discharge circuitry)，该电路系统可以用来吸收和释放那些可能会破坏电路设备的高压静电电荷，其中一种静电放电电路的类型为输出/输入(I/O)单元，该输出输入单元的作用包括了可以将信号从I/O焊垫(pad)作用到核心电路区；I/O单元也包括了放大和驱动从核心电路内部到外部I/O焊垫的信号，该焊垫可能会被耦合到封装元件的引线。一般来说，由人类操控产生和移动的静电电荷大概可以有2000伏特(大约是1.3安培的电流流过1500欧姆)，电荷被导出时会被传送到封装元件的引线；因此，大部分的静电放电电路系统都有吸收和释放多到可以造成静电放电事件的电荷的功能。与本专利技术相关的先前技术，可以参考美国第6,0780,68号专利，该专利提供了一种具有静电放电保护结构的集成电路。参考图1A为半导体晶粒的俯视图，由图1A可以知道集成电路的晶粒包括了一个具有多个电晶体元件的核心逻辑(core logic region)，上述的电晶体元件相互连接以形成特定集成电路元件；多个输入/输出单元(input/outputcell)106被限定在集成电路晶粒的周围。该先前技术提供了一个在晶粒边缘具有静电放电功能汇流排的指环(ESD bus die edge seal)120被放置在多个输入/输出单元106的外围，上述的输入输出单元106紧密接近集成电路晶粒的外围，此外在部份输入/输出单元106中包含着多个Vss电源供应单元，在多个Vss电源供应单元和晶粒边缘上静电放电汇流排的指环之间连接着多个静电放电交叉耦合二极体(ESD cross-coupled diodes)110，晶粒边缘中联合的静电放电汇流排的指环提供了一个紧密的结构。上述的半导体晶粒内有键结焊垫108且具有ESD汇流排边缘的指环120，静电放电汇流排晶粒边缘的指环120经由ESD交叉耦合二极体110被耦合在被选定的输入/输出单元106，在晶粒边缘的静电放电汇流排的指环120的外围是第一圈氧化区表面104a，ESD汇流排晶粒边缘的指环120的内围是第二圈氧化区表面104b，为了要提供有效率的电荷消耗路径来防止在制程中、封装中甚至于在元件被装运和积体化变成产品中引起高电压ESD事件，所有的Vss单元被连接到在晶粒边缘具有静电放电汇流排功能的指环120。图2为先前技术半导体晶粒指环的剖面图，和图1A互相对照之下，显示了在晶粒边缘具有静电放电功能汇流排(ESD Bus)的指环120由第一层金属层21、第二层金属层22、第三层金属层23、第四层金属层24、第五层金属层25和第六层金属层26所组成，各金属层和金属层之间填充有氧化层以作各层间结构上的适当区隔，用以作为半导体晶粒周围的指环结构；该半导体晶粒下方具有一个P基底(P-substrate)，P基底内包含一个掺质区域，该掺质区域是一个P+基底接点(P+substratecontact)。第一层金属层21和P+基底接点之间由导电接点(contact)21a和21b电性连接，第一层金属层21和第二层金属层22之间由导电插塞22a和22b电性连接，第二层金属层22和第三层金属层23之间由导电插塞23a和23b电性连接，第三层金属层23和第四层金属层24由导电插塞24a和24b电性连接，第四层金属层24和第五层金属层25之间由导电插塞25a和25b电性连接，第五层金属层25和第六层金属层26之间由导电插塞26a和26b电性连接。导电插塞可以让和ESD汇流排边缘的指环结构中的金属层相互电性连接，从晶粒边界204移动的电荷会被吸引导向由ESD交叉耦合二极体210提供的Vss电源供应器。而ESD汇流排边缘的指环120宽度W2介在4微米与40微米之间，对0.35微米制程而言，指环宽度W2多介在6微米到30微米之间。由于先前技术中的指环只能用来当作ESD Vss静电放电汇流排，这样子并无法妥善应用指环结构而降低晶粒的尺寸和制程的成本。
技术实现思路
本专利技术的目的在于克服上述缺点，提供了一种新的结构可以让指环同时被Vss汇流排和Vdd汇流排所用，这样可以降低晶粒的尺寸，本专利技术提供了一种新的结构可以让指环同时被Vss汇流排和Vdd汇流排所用，可以达到降低成本的目的。本专利技术提供了一种新的的静电放电汇流排指环结构，其中的指环包含了多个金属层，金属层和金属层之间用氧化层隔开，金属层和金属层之间可由导电插塞(conductive plug)电性连接，借着布局(layout)可以用氧化区将指环分隔出互相不电性连接的两个指环区域，其中一个指环区域是Vss静电放电汇流排，另一个指环区域是Vdd静电放电汇流排，如此本专利技术的指环结构就可以同时被Vss汇流排和Vdd汇流排所用。附图说明图1A为现有技术中具有封闭型指环结构的半导体晶粒的俯视图。图1B为现有技术中具有非封闭型指环结构的半导体晶粒的俯视图。图2为先前技术半导体晶粒指环的剖面图。图3为根据本专利技术第一实施例的指环结构的剖面图。图4为根据本专利技术第二实施例的指环结构的剖面图。图5为根据本专利技术第三实施例的指环结构的剖面图。图6为根据本专利技术第四实施例的指环结构的剖面图。图7A为根据本专利技术第五实施例的第三层金属层俯视图。图7B为根据本专利技术第五实施例的指环结构的第一剖面图。图7C为根据本专利技术第五实施例的指环结构的第二剖面图。具体实施方式本专利技术之一些实施例详细描述如下。然而，除了详细描述外，本专利技术还可以广泛地在其他的实施例施行，且本专利技术的范围不受限定，其以之后的专利范围为准。图3为根据本专利技术第一实施例的指环结构的剖面图，和图1A互相对照之下，显示其中指环120包含了第一层金属层31、第二层金属层32、第三层金属层33、第四层金属层34、第五层金属层35、第六层金属层36，所有的金属层和金属层之间以氧化层隔开，第六层金属层36的右边是第一圈氧化区表面104a而左边是第二圈氧化区表面104b。指环120下方有一P基底，P基底内包含了一个掺质区域，该掺质区域是P+基底接点。第一层金属层61和P+基底接点(P+substrate contact)之间由导电接点31a和31b连接，第一层金属层31和第二层金属层32之间由导电插塞32a和32b连接，第二层金属层32和第三层金属层33之间由导电插塞33a和33b连接，第三层金属层33和第四层金属层34则被氧化层分隔开来电性隔离所以并不导电，第四层金属层34和第五层金属层35之间由导电插塞35a和35b连接，第五层金属层35和第六层金属层36之间由导电插塞36a和36b连接。由图3可知，在33和34之间并没有导电插塞可以电性连接，第三层金属层33以下的部分为Vss静电放电汇流排，Vss静电放电汇流排和Vss电源汇流排连接，而第四层金属层34以上的部分由于和下面部分的指环结构没有电性连接，所以可以是Vdd静电放电汇流排，Vdd静电放电汇流排的部分画上斜线，Vdd静电放电汇流排和Vdd电源汇流排连接，Vss静电放电汇流排和Vdd静电放电汇流排之间所有组成金属层彼此都位于本文档来自技高网...
【技术保护点】
一种静电放电指环结构，包含：一第一静电放电结构，位于一晶粒的边缘，且电性连接于一第一电源结构，该第一静电放电结构系由多个第一导体层所组成，其中该第一静电放电结构系为一Ｖｓｓ静电放电汇流排，且该第一电源结构系为一Ｖｓｓ电源汇流排；及一第二静电放电结构，相邻于该第一静电放电结构且位于该第一静电放电结构的上方，并与其电性互相隔离，该第二静电放电结构系电性连接于第二电源结构，且系由多个第二导体层所组成，其中该第二静电放电结构系为Ｖｄｄ静电放电汇流排，且该第二电源结构系为Ｖｄｄ电源汇流排。
【技术特征摘要】
1.一种静电放电指环结构，包含一第一静电放电结构，位于一晶粒的边缘，且电性连接于一第一电源结构，该第一静电放电结构系由多个第一导体层所组成，其中该第一静电放电结构系为一Vss静电放电汇流排，且该第一电源结构系为一Vss电源汇流排；及一第二静电放电结构，相邻于该第一静电放电结构且位于该第一静电放电结构的上方，并与其电性互相隔离，该第二静电放电结构系电性连接于第二电源结构，且系由多个第二导体层所组成，其中该第二静电放电结构系为Vdd静电放电汇流排，且该第二电源结构系为Vdd电源汇流排。2.根据权利要求1所述的静电放电指环结构，其特征在于，该第一静电放电结构或该第二静电放电结构于该晶粒上系形成一封闭的环状结构。3.根据权利要求1所述的静电放电指环结构，其特征在于，该第一静电放电结构或该第二静电放电结构于该晶粒上系形成一非封闭的环状结构。4.根据权利要求1所述的静电放电指环结构，其特征在于，该一静电放电结构与该第二静电放电结构之间，所有的该等第一导体层和该等第二导体层位于不相同的层级或是彼此位于相同层级，且藉由交叉安排之一导电插塞予以连结。5.根据权利要求1...
【专利技术属性】
技术研发人员：柯明道，李健铭，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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