改进浅沟槽隔离间隙填充工艺的方法技术

提供了一种形成用于浅沟槽隔离区域的分级沟槽的方法。该方法包括提供具有衬底区域的半导体衬底。该方法还包括形成覆盖衬底区域的垫氧化物层。此外，该方法包括形成覆盖垫氧化物层的蚀刻停止层。该方法还包括图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域。此外，该方法包括在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度。该方法还包括形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层。该方法还包括从沟槽底部去除电介质层的第一部分以暴露衬底区域，使得在沟槽侧壁上保留电介质层的第二部分。此外，该方法包括蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度。该方法也包括将电介质层的第二部分从沟槽去除。

【技术实现步骤摘要】

本专利技术涉及用于半导体器件制造的集成电路及其处理。具体来说，本专利技术提供了具有改进的间隙填充特性的沟槽形成方法及所得到的器件结构。仅举例来说，本专利技术已经应用于浅沟槽隔离(STI)区域的形成。但是应理解本专利技术具有广泛得多的应用范围。
技术介绍
集成电路或“IC”已经从单个硅芯片上制造的少数互连器件发展成数百万的器件。当前的IC提供了远远超出原来所想象的性能和复杂性。为了实现复杂性和电路密度(即能够组装到给定芯片区域上的器件数目)的改进，最小器件特征尺寸，也称为器件“几何尺寸”，已经随着每代IC而变得更小。半导体器件现在制造成具有小于四分之一微米跨度的特征。增加电路密度不仅改进了IC的复杂性和性能而且向消费者提供了较低成本的部件。IC制造设施可花费数亿甚至数十亿美元。每个制造设施将具有某一晶片生产量，而且每个晶片将在其上具有某一数目的IC。因此，通过使IC的各个器件较小，在每一晶片上就可以制造较多器件，于是增加了制造设施的产出。使器件较小很具有挑战性，因为IC制造中使用的每个工艺具有限制。也就是说，给定的工艺通常最小只能作用到某一特征尺寸，然后该工艺或器件布局需要加以改变本文档来自技高网...

【技术保护点】
一种形成用于浅沟槽隔离区域的分级沟槽的方法，包括：提供具有衬底区域的半导体衬底；形成覆盖衬底区域的垫氧化物层；形成覆盖垫氧化物层的蚀刻停止层；图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域；在衬底区域 的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度；形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层；从沟槽底部去除电介质层的第一部分以暴露衬底区域，而在沟槽侧壁上保留电介质层的第二部分；蚀刻衬底区域以将 至少部分沟槽的深度增加到第二深度；以及将电介质层的第二部...

【技术特征摘要】
1.一种形成用于浅沟槽隔离区域的分级沟槽的方法，包括提供具有衬底区域的半导体衬底；形成覆盖衬底区域的垫氧化物层；形成覆盖垫氧化物层的蚀刻停止层；图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域；在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度；形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层；从沟槽底部去除电介质层的第一部分以暴露衬底区域，而在沟槽侧壁上保留电介质层的第二部分；蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度；以及将电介质层的第二部分从沟槽去除。2.权利要求1的方法，进一步包括形成覆盖侧壁、沟槽底部和相邻于沟槽的台面区域的第二电介质层；从沟槽底部去除第二电介质层的第一部分以暴露衬底区域，而在沟槽侧壁上保留第二电介质层的第二部分；蚀刻衬底区域以将至少部分沟槽的深度增加到第三深度；以及将第二电介质层的第二部分从沟槽去除。3.权利要求1的方法，其中在蚀刻衬底区域期间电介质层的第二部分阻止去除部分沟槽。4.权利要求1的方法，其中在蚀刻衬底区域之前电介质层的第二部分延伸到沟槽侧壁。5.权利要求1的方法，其中去除部分电介质层是使用各向异性蚀刻工艺来进行的。6.权利要求1的方法，其中所述第一深度是最终所需沟槽深度的三分之一至二分之一。7.权利要求2的方法，其中所述第一深度是最终所需沟槽深度的四分之一至三分之一。8.权利要求1的方法，其中沟槽宽度小于0.12微米。9.权利要求1的方法，其中沟槽深度在3000埃与6000埃之间。10.权利要求1的方法，其中所述垫氧化物层是氧化硅。11.权利要求1的方法，其中所述蚀刻停止层是氮化硅。12.一种形成浅沟槽隔离区域的方法，包括提供具有衬底区域的半导体衬...

【专利技术属性】
技术研发人员：汪钉崇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]