半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法。其中，通过外延生长方法在沟槽中形成Ｐ型第一ＳｉＧｅ混晶层以及形成Ｐ型第二ＳｉＧｅ混晶层。在所述第二ＳｉＧｅ混晶层上，形成Ｐ型第三ＳｉＧｅ混晶层。从该沟槽的底部至所述第一ＳｉＧｅ混晶层的最上表面的高度小于以硅衬底表面为基准的情况下的沟槽的深度。从该沟槽的底部至所述第二ＳｉＧｅ混晶层的最上表面的高度大于以硅衬底表面为基准的情况下的沟槽的深度。所述第一和第三ＳｉＧｅ混晶层中的Ｇｅ浓度低于所述第二ＳｉＧｅ混晶层中的Ｇｅ浓度。

【技术实现步骤摘要】

本专利技术涉及一种能够高速运行的。技术背景在具有90nrn节点及以下的工艺规则的晶体管等的LSI中，随着元件的 微型化，不能忽略待机漏电流(standby off-leak current)。因此，仅通过简 单地縮小晶体管的栅极长度，很难提高器件的性能。从而需要一种提高器件 性能的新方法。对于这种超微型晶体管，与传统的晶体管相比，直接位于栅极下方的沟 道区尺寸非常小。在这种情况下，已知在沟道区移动的载流子(电子和空穴) 的迁移率受施加至沟道区的应力的影响很大。因此，进行了多次尝试以通过 调节这种应力来提高半导体器件的运行速度。通常，在晶体管中，引入杂质的硅衬底的区域为沟道区，其中空穴的移 动度低于电子的移动度。因此，在设计半导体集成电路器件时，提高使用空 穴作为载流子的P沟道MOS晶体管的运行速度是个重要的课题。另外，在 P沟道MOS晶体管中，已知可通过向沟道区施加单轴向压应力来提高载流 子(空穴)的移动度。图18示出一种己提出的向沟道区施加压应力的结构。 图18为现有技术的应变硅晶体管结构的橫截面图。如图18所示，栅极绝缘膜202和栅极203顺序形成在N型硅衬底201 上。在硅衬底201的表面中，形成杂质扩散层207，从俯视图中看，杂质扩 散层207将栅极203夹在中间。在杂质扩散层207中，掺入P型杂质。另外， 在栅极203的侧面形成侧壁绝缘膜206。在每个杂质扩散层207中，形成沟槽208以与侧壁绝缘膜206相匹配， 并通过外延生长方法在沟槽中形成SiGe混晶层209。杂质扩散层207和SiGe 混晶层209构成源一漏区。请注意，杂质扩散层207的一部分也用作延伸区。 此外，硅衬底201的被源一漏区夹在中间的区域用作沟道区。因此，空穴经由沟道区从一个杂质扩散区207迁移到另一个杂质扩散区207的流动度受到 施加至栅极203的栅极电压的控制。此外，在这种P沟道MOS晶体管中，构成SiGe混晶层209的SiGe的 晶格常数大于构成硅衬底201的硅的晶格常数，所以水平方向的压应力作用 于硅锗混晶层209中，如箭头a所示。然后，随同该压应力，如箭头b 所示，硅锗混晶层209在垂直方向发生应变。此外，由于相对于硅衬底201， 硅锗混晶层209是外延生长的，所以上述应变在沟道区中引起如箭头c 所示的垂直应变。然后，随同上述垂直应变，在沟道区中引起如箭头d 所示的单轴向压应力。在如上所述构造的现有技术的P沟道MOS晶体管中，由于所述单轴向 压应力施加在沟道区中，所以构成沟道区的硅晶体的对称性发生局部改变。 换句话说，在沟道区中产生应变。随着这种对称性的改变，重空穴价带和轻 空穴价带的简并度解除，因此沟道中的空穴移动度增加，从而提高晶体管的 运行速度。而且，上述空穴移动度的增加和伴随而来的晶体管运行速度的提 高，尤其是在具有100nm或更短栅极长度的超微型晶体管中表现十分明显。如上所述，在原理上己指出，在SiGe混晶层埋置在源一漏区中的晶体 管中，沟道区中产生的压应变越大，则空穴的移动度增加的越多(K.Mistry等 人,2004年, Symposium on VLSI Technology, Digest of Technical Papers,第 50-51页)。在外延生长SiGe混晶层中，通过增加Ge的比例能够实现所述 压应变的增加。然而，当在外延生长SiGe混晶层中Ge的比例过高时，构成 衬底的Si与构成混晶层的SiGe之间的晶格失配变得太大，从而产生位错。 这种位错不但减弱了由SiGe混晶层引起的压应变的效果，而且增加了将位 错作为路径的漏电流。结果，晶体管的性能退化。通常，当Ge的比例更高或SiGe混晶层的厚度更大时，在硅衬底上外延 生长的硅锗混晶层中更容易出现位错(R. People等，Appl. Phys. Lett. 47(3) 巻，19S5)。在理论上，将大于其则出现位错的膜厚度的界限称为临界膜厚， 而对不存在位错的外延生长的硅锗混晶层来说，理想的情况是将硅锗混晶层 的厚度控制为小于临界膜厚。然而，在实际制造晶体管时，存在物理损伤， 例如由于离子注入导致的损伤、由于干蚀刻导致的溅射损伤以及在待形成 SiGe混晶层的区域(源一漏区)中的等离子体损伤。因此，即使当将SiGe 混晶层的厚度控制为小于临界膜厚度时，由于这些损伤在SiGe混晶中仍可 能出现位错。因此，在现有技术的硅晶体管中，为了确保正常运行，将Ge的浓度抑 制的较低。换句话说，需要抑制载流子的移动度。此外，在SiGe混晶层上形成布线。为了使它们之间接触良好，随后形 成硅化物层。对于上述硅化物层，在90nm节点或以下的晶体管中通常使用 Ni硅化物层。然而，当使用Ni硅化物层时，随着SiGe混晶层中Ge浓度(Ge 的比例)变高，Ni硅化物的热稳定性更容易降低，并且也更易于形成具有高 电阻率的NiSi2相。NiSi2相与NiSi相相比具有高的电阻，并且容易形成由{111} 面环绕的尖峰(spike)。因此，当NiSi2层存在时，晶体管的电流驱动性能 容易降低，并且也容易增加漏电流。在日本专利申请特开平No. 2006-13428中公开了相关的现有技术。
技术实现思路
本专利技术的目的是提供一种，其能够在克服现有 技术的问题的同时提高载流子的移动度。为了解决上述问题，本专利技术的专利技术人通过专门研究得出本专利技术的如下几 个方案。根据本专利技术的第一方案，提供一种半导体器件，其包括硅衬底；栅极 绝缘膜，形成在该硅衬底上；栅极，形成在该栅极绝缘膜上；第一导电类型 的两个杂质扩散层，形成在该硅衬底的表面中，并且所述两个杂质扩散层中 的每个杂质扩散层均具有形成于其表面中的沟槽；以及第一导电类型的两个 半导体层，其中所述两个半导体层中的每个半导体层从该沟槽的底部外延生 长。其中，在俯视图中，所述两个杂质扩散层将该栅极夹在中间。位于该栅 极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型。此外，所述两个 半导体层中的每个半导体层包括第一区，其包括与该硅衬底和该栅极绝缘 膜之间的界面位于同一平面或低于该界面的部分；和第二区，其设置为与所 述第一区相比更接近该沟槽的底侧。其中，所述第二区的晶格常数与所述第 一区的晶格常数相比更接近硅的晶格常数。根据本专利技术的第二方案，提供一种半导体器件，其包括硅衬底；栅极绝缘膜，形成在该硅衬底上；栅极，形成在该栅极绝缘膜上；第一导电类型 的两个杂质扩散层，形成在该硅衬底的表面中，并且所述两个杂质扩散层中 的每个杂质扩散层具有形成于其表面中的沟槽；第一导电类型的两个半导体 层，其中所述两个半导体层中的每个半导体层从该沟槽的底部外延生长；以 及硅化物层，其形成在所述两个半导体层中的每个半导体层上。其中，在俯 视图中，所述两个杂质扩散层将该栅极夹在中间。位于该栅极绝缘膜直接下 方的硅衬底区的导电类型为第二导电类型。此外，所述两个半导体层中的每 个半导体层包括第四区，其包括与该硅衬底和该栅极绝缘膜之间的界面位 于同一平面或低于该界面的部分，和第五区，其与该硅化物层接触，并且所 述第五区的晶格常数与所述第四区的晶格常数相比更接近硅的晶格常数。根据本专利技术的另一方案，提供一种半导体器件的制造方法。其中，在硅 衬底上形成栅极绝缘膜，之后在该栅极绝本文档来自技高网...

【技术保护点】
一种半导体器件，包括：硅衬底；栅极绝缘膜，其形成在所述硅衬底上；栅极，其形成在所述栅极绝缘膜上；第一导电类型的两个杂质扩散层，形成在所述硅衬底的表面中，其中在俯视图中所述两个杂质扩散层将所述栅极夹在中间，并且所述两个杂质扩散层中的每个杂质扩散层具有形成于其表面中的沟槽；以及第一导电类型的两个半导体层，其中所述两个半导体层中的每个半导体层从所述沟槽的底部外延生长，其中位于所述栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及所述两个半导体层中的每个半导体层包括：第一区，其包括与所述硅衬底和所述栅极绝缘膜之间的界面位于同一平面或低于该界面的部分；以及第二区，其位于与所述第一区相比更接近所述沟槽的底侧的位置，其中所述第二区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数。

【技术特征摘要】
JP 2006-7-28 2006-2069101.一种半导体器件，包括硅衬底；栅极绝缘膜，其形成在所述硅衬底上；栅极，其形成在所述栅极绝缘膜上；第一导电类型的两个杂质扩散层，形成在所述硅衬底的表面中，其中在俯视图中所述两个杂质扩散层将所述栅极夹在中间，并且所述两个杂质扩散层中的每个杂质扩散层具有形成于其表面中的沟槽；以及第一导电类型的两个半导体层，其中所述两个半导体层中的每个半导体层从所述沟槽的底部外延生长，其中位于所述栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及所述两个半导体层中的每个半导体层包括第一区，其包括与所述硅衬底和所述栅极绝缘膜之间的界面位于同一平面或低于该界面的部分；以及第二区，其位于与所述第一区相比更接近所述沟槽的底侧的位置，其中所述第二区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数。2. 如权利要求1所述的半导体器件，其中所述第一区的晶格常数在所述 两个半导体层中是最大的。3. 如权利要求2所述的半导体器件，其中所述第二区由锗浓度随着距所述沟槽底部距离的增加而增加的硅锗构 成，以及所述第一区由锗浓度与所述第二区最上表面处的锗浓度相一致的硅锗 构成。4. 如权利要求3所述的半导体器件，其中 所述第一区中的锗浓度为原子百分比20%或更高，以及 所述第二区中的锗浓度为低于原子百分比20%。5. 如权利要求1所述的半导体器件，其中所述两个半导体层中的每个半导体层包括第三区，其位于高于所述第一 区的位置，其中所述第三区的晶格常数与所述第一区的晶格常数相比更接近 硅的晶格常数，以及在所述第三区上形成有硅化物层。6. 如权利要求5所述的半导体器件，其中所述第三区由硅或锗浓度低于 原子百分比20%的硅锗构成。7. 如权利要求1所述的半导体器件，其中所述沟槽的侧表面为<111>面。8. 如权利要求1所述的半导体器件，其中 所述第一导电类型为P型， 所述第二导电类型为N型，以及所述两个半导体层中的每个半导体层包括硅锗层。9. 如权利要求1所述的半导体器件，其中 所述第一导电类型为N型， 所述第二导电类型为P型，以及所述两个半导体层中的每个半导体层包括其中导入碳的硅层。10. —种半导体器件，包括 硅衬底；栅极绝缘膜，其形成在所述硅衬底上； 栅极，其形成在所述栅极绝缘膜上；第一导电类型的两个杂质扩散层，形成在所述硅衬底的表面中，其中在 俯视图中所述两个杂质扩散层将所述栅极夹在中间，并且所述两个杂质扩散 层中的每个杂质扩散层具有形成于其表面中的沟槽；第一导电类型的两个半导体层，其中所述两个半导体层中的每个半导体 层从所述沟槽的底部外延生长；以及硅化物层，其形成在所述两个半导体层中的每个半导体层上，其中位于所述栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及所述两个半导体层中的每个半导体层包括第四区，其包括与所述硅衬底和所述栅极绝缘膜之间的界面位于同一平 面或低于该界面的部分；以及第五区，其与所述硅化物层接触，其中所述第五区的晶格常数与所述第四区的晶格常数相比更接近硅的晶格常数。11. 如权利要求io所述的半导体器件，其中所述第四区的晶格常数是所述两个半导体层中最大的。12. 如权利要求10所述的半导体器件，其中 所述第四区由锗浓度为原子百分比20%或更高的硅锗构成，以及 所述第五区由硅或锗浓度为低于原子百分比20%的硅锗构成。13. —种半导体器件的制造方法，包括如下步骤-在硅衬底上形成栅极绝缘膜； 在该栅极绝缘膜上形成栅极；在该硅衬底的表面中形成第一导电类型的两个杂质扩散层，其中在俯视 图中所述两个杂质扩散层将该栅极夹在中间 ，在所述两个杂质扩散层中的每个杂质扩散层的表面中形成沟槽；以及 从该沟槽的底部外延生长第一导电类型的半导体层，其中 位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及外延生长所述半导体层的步骤包括如下步骤-形成第一区，其中所述第一区包括与该硅衬底和该栅极绝缘膜之间的界 面位于同一平面或低于该界面的部分；以及在形成所...

【专利技术属性】
技术研发人员：岛宗洋介，福田真大，金永锡，片上朗，畑田明良，田村直义，大田裕之，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]