薄膜晶体管阵列基板的制造方法技术

本发明专利技术涉及一种薄膜晶体管阵列基板的制造方法，该制造方法利用剥离技术工艺将存储电极上沉积的栅绝缘层去除。本发明专利技术的制造方法可以减少存储电容电极和像素电极之间的距离，有效提高了存储电容值。在满足存储电容值的前提下，可以降低存储电容线的宽度，提高像素的开口率。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及一种可有效提高存储电 容的薄膜晶体管阵列基板制造方法。
技术介绍
现在的液晶显示器主要以薄膜晶体管液晶显示器(TFT LCD)为主流，TFT LCD (Thin Film Transistor Liquid Crystal Display)的一般结构是具有彼此相对的薄膜晶体管 阵列基板和彩膜基板，在两个基板之间设置衬垫料以保持盒间隙，并在该盒间隙之间填 充液晶。图1为现有的阵列基板上的像素结构图，图2为图1的A-A'截面图。参照图1 和图2所示，现有技术的阵列基板包括一基板10，基板IO上形成有彼此交叉的栅线12 和数据线14，栅线12与数据线14的交叉处形成TFT 13。 TFT 13包括栅极112、源极 141和漏极142。所述栅极112形成在与基板10直接接触的第一金属层上，在栅极112 上依次覆盖有栅绝缘层121、半导体层l31、欧姆接触132、源极141、漏极142和钝化 层122。栅极112连接到栅极线12,源极141连接到数据线14。在由栅极112和数据线 14交叉限定的像素区域中形成像素电极15，所述像素电极15通过接触孔123和TFT 13 的漏极142相连。薄膜晶体管阵列基板和彩膜基板形成的平行板电容器，其电容大小约为0. lpF，这个 电容无法将电压保持到下一次再更新画面数据的时候(以一般60Hz的画面更新频率，需 要保持约16ms的时间)。这样一来，像素电压发生了变化，所显示的灰阶就会不正确。因 此一般在阵列基板的设计上，会再加一个存储电容Cs,以便让充好电的像素电压能保持 到下一次更新画面的时候。参考图2，第一金属层上还形成有存储电容线111，在存储电 容线111上依次覆盖有栅绝缘层121、钝化层122和像素电极15。存储电容线111作为 存储电容的一极，其与栅极同时制作完成。由于存储电容线111为不透光区域，因此降 低了像素的开口率。开口率简单地来说就是光线能透过的有效区域比例。当光线经由背 光板发射出来时，并不是所有的光线都能穿过面板，如信号走线，存储电容，以及TFT 本身等等。这些地方除了不完全透光外，也由于经过这些地方的光线并不受到电压的控 制，而无法显示正确的灰阶，所以都需利用black matrix (黑矩阵)加以遮蔽，以免干扰到其它透光区域的正确亮度。遮蔽后的有效的透光区域，与全部面积的比例就称之为 开口率。开口率是决定液晶显示器亮度最重要的因素，因此在TFT LCD的设计中，要尽 量提高开口率。只要提高开口率，便可以增加亮度，而同时可以降低背光源的亮度，节 省耗电及降低成本。根据存储电容Cs计算公式<formula>formula see original document page 4</formula>式中，e。为真空介电常数，等于8.85e-12 F/m; s,为相对介电常数； 5为两电极板之间的正对面积； 为两电极板之间的垂直距离；因此，为了保持一定的存储电容值，同时提高像素开口率，减少存储电容电极和像 素电极之间的距离是一种有效的方法。为了解决这个问题，希望能够研究出一种可有效提高存储电容的薄膜晶体管阵列基 板的制造方法。
技术实现思路
本专利技术所要解决的技术问题是提供一种可有效提高存储电容的薄膜晶体管阵列基板 的制造方法。本专利技术为解决上述技术问题而采用的技术方案是提供一种包括以下步骤提供一基板，并在该基板上形成一第一金属层，其具有栅极区 和存储电容电极区；利用一半透光掩膜版在该第一金属层之上形成一第一光刻胶图案， 其中覆盖该栅极区的光刻胶层具有第二高度，覆盖该存储电容电极区的光刻胶层具有第 一高度，该第二高度小于该第一高度；以该第一光刻胶图案为掩模，去除部分第一金属 层，以形成一包含栅极和存储电容电极的第一导电图案层；去除该第一光刻胶图案的部 分厚度，以暴露被该具有第二高度的光刻胶层所覆盖的栅极；在基板上依次沉积一栅绝 缘层、 一半导体层和一欧姆接触层；在基板上继续沉积一第二金属层，分别形成源极、 漏极和半导体图形，制成TFT开关元件；去除该存储电容电极上的栅绝缘层和剩余的该 第一光刻胶图案，以暴露被该具有第一高度的光刻胶层所覆盖的存储电容电极；在源、 漏极和存储电容电极上沉积一钝化层，形成接触孔；最后在钝化层上溅射一层透明薄膜，形成像素电极。上述方法中，去除该第一光刻胶图案的部分厚度的方法包括等离子体灰化工序。 上述方法中，形成源极、漏极和半导体图形的方法包括涂布光刻胶，使用GTM技术 曝光，显影，刻蚀和剥离工序。上述方法中，去除存储电容电极上的栅绝缘层和剩余的该第一光刻胶图案方法包括 剥离技术工艺。因此，本专利技术的，与目前的阵列基板制造方法相比， 在制作完存储电容电极时，保留其上的光刻胶，等到制作完半导体层后，利用剥离技术， 将存储电极上保留的光刻胶去除，同时也将其上沉积的栅绝缘层去除了，因此减少存储 电容电极和像素电极之间的距离，有效提高了存储电容值，在满足存储电容值的前提下， 可以降低存储电容线的宽度，提高像素的开口率。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体 实施方式作详细说明，其中图1为现有的阵列基板上的像素结构图。图2为图1的A-A'截面图。图3A 3G为本专利技术阵列基板的制造流程示意图。具体实施例方式图3A 3G为本专利技术阵列基板的制造流程示意图。请参照图3A，提供一基板10，基板10为绝缘基板，在洗净的基板10表面溅射上第 一层金属膜(图未示)，例如铝(Al)或铝合金(AlNd)，或多层金属膜(AlNd/MoNb) 作为栅极材料，然后在该金属膜上涂布光刻胶，利用halftone mask(半透光掩膜版) 形成具有不同光刻胶厚度的图形。其中覆盖栅极区(参照图3A所示形成栅极112的位 置)的光刻胶层114具有第二高度，而覆盖存储电容电极区(参照图3A所示形成存储 电容电极lll的位置)的光刻胶层113具有第一高度，且第二高度小于该第一高度。然 后，以该光刻胶图案为掩模，通过刻蚀去除部分第一金属层，形成栅极112和存储电容 电极111。之后，请参照图3B，利用等离子体灰化反应，将栅极112上的光刻胶全部去除， 而存储电容电极111保留部分光刻胶。之后，请参照图3C，在栅极112和存储电容电极111通过PECVD (等离子增强化学 气相淀积)工艺沉积一层栅绝缘层121，例如SiNx或Si02栅极绝缘膜，其中存储电容 电极111上的栅绝缘层121位于光刻胶113之上。之后，请参照图3D，在栅绝缘层121上通过CVD工艺，沉积半导体材料a-Si和N+Si 薄膜层(图未示)，采用sputter溅射，继续沉积第二层金属膜(图未示)，例如Cr 或A1及其合金材料。通过GTM (Gray Tone Mask)技术，采用曝光和刻蚀后，分别定 义出源极141、漏极142和半导体图形131及欧姆接触132，制成TFT开关元件。之后，请参照图3E，利用剥离技术工艺，将存储电容电极lll保留的光刻胶去除， 同时将其上的栅绝缘层121去除。之后，请参照图3F，通过PECVD技术在源极141、漏极142和存储电容电极111上 沉积一层钝化层122，然后进行曝光、显影和干刻本文档来自技高网...

【技术保护点】
一种薄膜晶体管阵列基板的制造方法，包括以下步骤：提供一基板，并在该基板上形成一第一金属层，其具有栅极区和存储电容电极区；利用一半透光掩膜版在该第一金属层之上形成一第一光刻胶图案，其中覆盖该栅极区的光刻胶层具有第二高度，覆盖该 存储电容电极区的光刻胶层具有第一高度，该第二高度小于该第一高度；以该第一光刻胶图案为掩模，去除部分第一金属层，以形成一包含栅极和存储电容电极的第一导电图案层；去除该第一光刻胶图案的部分厚度，以暴露被该具有第二高度的光刻胶层所 覆盖的栅极；在基板上依次沉积一栅绝缘层、一半导体层和一欧姆接触层；在基板上继续沉积一第二金属层，分别形成源极、漏极和半导体图形，制成ＴＦＴ开关元件；去除该存储电容电极上的栅绝缘层和剩余的该第一光刻胶图案，以暴露被该具 有第一高度的光刻胶层所覆盖的存储电容电极；在源、漏极和存储电容电极上沉积一钝化层，形成接触孔；最后在钝化层上溅射上一层透明薄膜，形成像素电极。

【技术特征摘要】
1.一种薄膜晶体管阵列基板的制造方法，包括以下步骤提供一基板，并在该基板上形成一第一金属层，其具有栅极区和存储电容电极区；利用一半透光掩膜版在该第一金属层之上形成一第一光刻胶图案，其中覆盖该栅极区的光刻胶层具有第二高度，覆盖该存储电容电极区的光刻胶层具有第一高度，该第二高度小于该第一高度；以该第一光刻胶图案为掩模，去除部分第一金属层，以形成一包含栅极和存储电容电极的第一导电图案层；去除该第一光刻胶图案的部分厚度，以暴露被该具有第二高度的光刻胶层所覆盖的栅极；在基板上依次沉积一栅绝缘层、一半导体层和一欧姆接触层；在基板上继续沉积一第二金属层，分别形成源极、漏极和半导体图形，制成TFT开关元件；去除该存储电容电极...

【专利技术属性】
技术研发人员：高孝裕，
申请(专利权)人：上海广电光电子有限公司，
类型：发明
国别省市：31[中国|上海]