洗涤方法以及半导体装置的制备方法制造方法及图纸

提供洗涤方法以及使用该洗涤方法的半导体装置的制备方法，该洗涤方法为除去基体表面上附着的金属化合物的洗涤方法，其特征在于，该方法包括对上述基体表面供给含有三烯丙基胺和三（３－氨丙基）胺中的至少一种的超临界二氧化碳流体并进行洗涤。对于构成导电层的导电材料，通过本发明专利技术的洗涤方法以及使用该洗涤方法的半导体装置的制备方法，可以有选择性地、高效地除去含有金属化合物的蚀刻残渣或研磨残渣。从而，导电层为配线时，可以防止因金属化合物的残留引起的配线的高电阻化的同时，防止因金属从金属化合物扩散到绝缘膜上引起的漏电流的增加。因此，可以提高配线可靠性，并且可以提高半导体装置的成品率。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，更具体地，涉及形成 由铜配线和低介电常数绝缘膜构成的配线结构时的洗涤方法，以及使用了该 洗涤方法的半导体装置的制备方法。
技术介绍
近年来，伴随着半导体装置的高集成化，形成回路时所要求的配线的加 工尺寸追求微细化的路线，并且配线的多层化也有进展。另外，高集成化的 同时，对低消耗功率化以及工作的高速化等也有要求。由配线的微细化以及 配线间距的縮小化引起的配线电阻以及配线容量的增大，会导致半导体装置 的工作速度的劣化以及消耗功率的增大。从而，为了满足高集成化、低消耗 功率化以及工作高速化的要求，将电阻低的铜作为配线材料、将低介电常数 膜作为层间绝缘膜的多层配线是必不可少的。由此，作为配线间绝缘膜或配线层间绝缘膜的绝缘材料，代替用现在广泛使用的化学气相沉积(Chemical Vapor Deposition (CVD))法或旋转涂布 法成膜的氧化硅膜，研究使用比含氟氧化硅膜、含碳氧化硅膜、氢化硅倍半 氧烷(hydrogen silsequioxane， HSQ)、甲基硅倍半氧烷(methylsilsesquioxane， MSQ)、聚芳醚(PAE)、纳米聚类硅石(Nano Clustering Silica)等上述氧化 硅膜的介电常数还低的低介电常数材料。以下，由这样的低介电常数材料形 成的绝缘膜称为低介电常数绝缘膜(Low—k膜)。另外，对于配线材料，从现在广泛使用的以铝为主要成分的铝配线，研 究使用以电阻低的铜为主要成分的铜配线。由于铜配线在蚀刻加工方面比铝 配线难，可以用称为金属镶嵌法的技术来加工。金属镶嵌法大体分为单嵌入式工艺和双嵌入式工艺。单嵌入式工艺是形成单层的配线时主要适用的工艺，为预先在绝缘膜上 形成所定的配线图的配线沟，接着，以填埋配线沟的状态，在绝缘膜上形成导电层，然后，用化学机械研磨(Chemical Mechanical Polishing (CMP))法等公知的研磨方法研磨导电层，露出绝缘膜，并且通过使绝缘膜面平坦化 形成填埋配线的技术。例如，如图6 (a)所示，在由晶体管等元件形成的半导体基板11上形 成基底绝缘膜12，接着依次形成蚀刻抑制层13、低介电常数绝缘膜14、以 及盖绝缘膜15。另外，该图中省略了在形成蚀刻抑制层13前，在基底绝缘 膜12上形成到达基板11的状态的接触塞(contactplug)(图示省略)。接着，通过光刻蚀法处理以及蚀刻加工，蚀刻盖绝缘膜15以及低介电 常数绝缘膜14，形成配线沟16。接着，以覆盖配线沟16的内壁的状态，在 盖绝缘膜15上依次堆积绝缘膜17和由铜形成的电镀用的晶种层(图示省 略)。接着，用电镀法以填埋配线沟16的状态在铜晶种层上堆积由铜形成的 导电层(图示省略)。接着，用CMP法等研磨导电层(包括晶种层)以及绝 缘膜17，在配线沟16内形成铜填埋配线(下层配线)18。另外，双嵌入式工艺适用于形成由下层配线和上层配线形成的多层配线 结构。通过干刻与下层配线连接的接触孔和与该接触孔连通的配线沟，形成 绝缘膜，接着，用导电层填埋接触孔和配线沟。研磨导电层，同时形成与填 埋了接触孔的下层配线连接的接触塞和填埋了配线沟的上层配线。例如，如图6 (b)所示，在由单镶嵌法形成的下层配线18上，依次形 成蚀刻抑制层19、低介电常数绝缘膜20、蚀刻抑制层21、低介电常数绝缘 膜22以及盖绝缘膜23。接着，蚀刻盖绝缘层23、低介电常数绝缘膜22、蚀 刻抑制层21、低介电常数绝缘膜20，开口成接触孔24;进一步蚀刻盖绝缘 膜23以及低介电常数绝缘膜22，开口成配线沟25。随后，蚀刻并除去蚀刻抑制层19，露出下层配线18。接着，如图6(c)所示，以覆盖配线沟25以及接触孔24的内壁的状态， 在盖绝缘膜23上依次堆积绝缘膜26和由铜形成的电镀用的晶种层(图示省 略)。进一步，以填埋配线沟25和接触孔24的状态，在晶种层上堆积由铜 形成的导电层(图示省略)。接着，用CMP法等，除去导电层(包含晶种层)、 绝缘膜26，直至露出盖绝缘膜23的表面，在接触孔24上形成由铜形成的接 触塞28的同时，在配线沟25上形成铜填埋配线(上层配线)29。然而，在上述嵌入式工艺中，蚀刻图6 (b)所示的蚀刻抑制层19后露 出的、构成下层配线18的铜被氧化并喷溅后飞散。并且，由该铜氧化物(铜 化合物)形成的飞散物作为蚀刻残渣，残留在构成接触孔24或配线沟25的 侧壁的(低介电常数)绝缘膜和下层配线18的表面。如果不除去由该铜化 合物形成的残渣，如图6(c)所示，形成上层配线29以及接触塞28时，上 层配线29以及下层配线18的电阻值高，且铜从铜化合物中扩散到低介电常 数绝缘膜20、 22中，同一配线层的配线间的漏电流增加。另外，在配线沟25以及接触孔24的内壁上形成绝缘膜26，填埋由铜形 成的导电层后，为了除去剩余的导电层，用CMP法研磨，但是在盖绝缘膜 23以及上层配线29的表面上残留有研磨残渣以及研磨粉(料浆)。微粒子状 的研磨粉可以用纯水喷射或冲洗洗涤除去，但是由氧化铜(CuO)或氢氧化 铜(CuOH)等铜化合物形成的研磨残渣不容易除去。与上述蚀刻残渣残留 时一样，这些研磨残渣的残留是上层配线29的电阻值的上升和同一配线层 的配线间的漏电流增加的原因。特别是，盖绝缘膜23由低介电常数绝缘膜 形成时，因为铜易于从铜化合物中扩散，所以漏电流的增加显著。因此，为了除去这些蚀刻残渣或研磨残渣，使用由碱性或酸性水溶液形 成的洗漆液(以下称为水溶液系洗涤剂)，进行除去上述蚀刻残渣或上述研 磨残渣的洗涤处理。但是，如图7 (a)所示，用水溶液系洗涤剂洗涤露出下层配线18的状 态的配线沟25以及接触孔24时，在配线沟25或接触孔24的侧壁上露出的 低介电常数绝缘膜20、 22容易被水溶液系洗涤剂侵蚀并蚀刻。这样，在配 线沟25以及接触孔24的侧壁上露出的低介电常数绝缘膜20、 22如箭头符 号A所示的那样后退，配线沟25以及接触孔24成为具有帽檐儿形状的侧壁 的状态。并且，如图7 (b)所示，以覆盖该状态的配线沟25以及接触孔24的内 壁的状态形成绝缘膜26时，作为以防止铜的扩散为目的的绝缘膜26的可达 范围不够。另外，在该绝缘膜26上形成的晶种层的可达范围也不够。由于 该缺陷，通过电镀在配线沟25和接触孔24上填埋由铜形成的导电层时，发 生填埋不良的现象，生成空隙V。另外，因为绝缘膜26的可达范围不够， 所以铜向低介电常数绝缘膜20、 22扩散。而且，存在配线图的加工尺寸发 生变化、上下左右的邻接的配线间发生短路等不好的情况。另外，低介电常 数绝缘膜的吸湿性提高且介电常数上升了。鉴于上述问题，有必要对水溶液 系洗涤剂的选择、使用条件作详细的研究。另外，从进一步的低介电常数化的要求来看，近年来，因为低介电常数 绝缘膜的多孔质化，用水溶液系洗涤剂处理该多孔质低介电常数绝缘膜时， 水溶液系洗涤剂的水分吸收到膜上，所以开始发生膜的介电常数上升，因表 面张力而水溶液系洗涤剂不能进入微细孔中，导致微细孔中的污染不能除去 等问题。因此，关于使用表面张力低、且常温、常压下成为气体的超临界二氧化 碳流体的洗涤的研究很热。例如，特开平10-99806号以及特开平10-135170 本文档来自技高网...

【技术保护点】
一种洗涤方法，该方法为除去基体表面上附着的金属化合物的洗涤方法，其特征在于，该方法包括对基体表面供给含有三烯丙基胺和三（３－氨丙基）胺中的至少一种的超临界二氧化碳流体并进行洗涤。

【技术特征摘要】
【国外来华专利技术】JP 2005-9-7 258738/20051、一种洗涤方法，该方法为除去基体表面上附着的金属化合物的洗涤方法，其特征在于，该方法包括对基体表面供给含有三烯丙基胺和三(3-氨丙基)胺中的至少一种的超临界二氧化碳流体并进行洗涤。2、 一种半导体装置的制备方法，其特征在于，该方法包括(A)在表 面侧设置有导电层的基板上形成绝缘膜的工序；(B)通过蚀刻，在绝缘膜上 形成到达导电层的凹部的工序；以及(C)通过对绝缘膜上设置有凹部的状 态的基板表面供给含有三烯丙基胺和三(3-氨丙基)胺中的至少一种的超临界 二氧化碳流体并进行洗涤，除去含有来自于导电层的金属化合物的蚀刻残渣 的工序。3、 根据权利要求2所述的半导体装置的制备方法，其中，所述绝缘膜 具有由介电常数低于氧化硅的材料形成的低介电常数绝缘膜，并且在凹部的 侧壁上露出该低介电常数绝缘膜。4、 根据权利要求2所述的半导体装置的...

【专利技术属性】
技术研发人员：嵯峨幸一郎，山田健二，东友之，村田裕史，
申请(专利权)人：索尼公司，三菱瓦斯化学株式会社，
类型：发明
国别省市：JP[日本]