源极区和漏极区之间具有BOX层的应变硅MOS器件制造技术

一种ＭＯＳ器件包括：栅极叠层，其包括设置于栅极电介质上的栅电极；形成于栅极叠层的横向相对侧上的第一间隔体和第二间隔体；邻接第一间隔体的源极区；邻接第二间隔体的漏极区；以及位于栅极叠层下方且设置在源极区和漏极区之间的沟道区。本发明专利技术的ＭＯＳ器件还包括位于沟道区下方且设置在源极区和漏极区之间的掩埋氧化物（ＢＯＸ）区域。该ＢＯＸ区域使得能够形成更深的源极区和漏极区以减小晶体管电阻并使尖峰缺陷自毁，同时防止栅极边缘结寄生电容。

【技术实现步骤摘要】
【国外来华专利技术】源极区和漏极区之间具有BOX层的应变硅MOS器件
技术介绍
半导体衬底上集成电路器件，例如晶体管、电阻器和电容器增强的性 能通常是设计、制造和操作这些器件期间考虑的主要因素。例如，在设计 和制造金属氧化物半导体(M0S)晶体管器件，例如用在互补金属氧化物半 导体(CMOS)中的金属氧化物半导体晶体管器件时，常常希望提高N型MOS 器件(NMOS)沟道中电子的迁移率，并且提高P型M0S器件(PM0S)沟道 中带正电的空穴的迁移率。一种用于提高M0S晶体管中电子和空穴迁移率的技术在晶体管的沟道 区中使用了应变硅。沟道中的硅原子被整齐包裹在点阵结构中。拉伸该点 阵结构，使得硅原子比它们的自然状态分隔得更远，这使得N0MS晶体管切 换得更快。类似地，压縮点阵结构使得PMOS晶体管切换得更快。这种拉伸 和压縮被称为硅的应变。为了使沟道区中的硅发生应变，蚀刻M0S晶体管的源极区和漏极区并 用点阵结构与轻掺杂硅沟道区不同的硅合金来进行替代。蚀刻工艺除去了 源极/漏极区并对与晶体管栅极叠层相邻的间隔体进行底割(undercut)。 图1和2中示出了这种情况。图1示出了构建于体硅衬底102上的M0S晶 体管100。用硅合金108填充晶体管100升高的源极区104和升高的漏极区 106，该硅合金108给沟道区110带来了应变。如图所示，底割U2容许硅 合金108填入一对间隔体114下方的区域中，该对间隔体114形成于晶体 管栅极叠层116的横向相对侧上。图2示出了已经形成于绝缘体上硅(S0I)衬底200上的相似的M0S晶 体管100。 SOI衬底200包括夹置在薄硅器件层204和体硅层206之间的掩 埋氧化物层202。这里所示的晶体管100包括被硅合金108填充的源极区 104和漏极区106，该硅合金108给沟道区110带来应变。同样，底割112 容许硅合金108填入间隔体114下方的区域中。基于性能和短沟道效应(SCE)之间的折衷来选择底割深度。太深的底割可能会劣化SCE，因为源极区和漏极区之间的间隔变得非常小，导致表面 穿通泄漏电流增大。此外，由于在沟道区两侧上形成的垂直壁较长，深的 底割会增大栅极边缘结寄生电容。不过，深底割是有益的，因为它们容许增大硅应变并降低电阻。电阻 更低是因为在浅底割中电流在从接触被收集之前几乎没有空间散布，造成 非常高的电阻。深的底割还防止了自对准多晶硅化物的尖峰(spike)缺陷， 在底割深度浅于相邻浅沟槽隔离(STI)结构中的剩余氧化物时可能发生这 种缺陷。图3示出了会出现自对准多晶硅化物尖峰缺陷的常规配置。如图 所示，晶体管300形成于SOI衬底302上。晶体管300包括浅底割区域304， 该浅底割区域304在掩埋氧化物层308顶部留下硅薄层306。相邻的STI结 构310通常由于处理的原因具有浅高度，这使得硅薄层306能够与接下来 淀积的镍金属层312接触。硅薄层302和镍金属层312之间的接触可能会 导致自对准多晶硅化物尖峰缺陷。因此，100nm以下的应变硅MOS器件需要一种改进的设计，这种设计能够减小源极区和漏极区之内的电阻并减小栅极边缘寄生电容，同时提高迁 移率增益并针对表面下穿通进行保护。附图说明图1示出了构建于体硅衬底上的常规MOS晶体管。 图2示出了构建于SOI衬底上的常规MOS晶体管。 图3示出了具有硅化物尖峰缺陷的常规MOS晶体管。 图4为形成根据本专利技术实施例的晶体管的方法。 图5到9示出了在执行图4的方法时形成的结构。具体实施方式这里描述的是形成源极区和漏极区之间包括掩埋氧化物层的MOS晶体 管的系统和方法。在下述说明中，将使用本领域技术人员通用的将他们的 工作实质传达给本领域其他技术人员的术语描述例示实施例的各方面。不 过，对于本领域的技术人员来说显然本专利技术可以仅利用所述各方面中的一 些来加以实践。出于解释的目的，阐述了具体的数目、材料和构造，以提供对例示实施例的透彻理解。不过，对于本领域技术人员而言，显然可以 不用特定细节实践本专利技术。在其他情况下，省略或简化公知的特征以免让 例示实施例难以理解。将会把各种操作描述为多个分立的操作，同时也以最有助于理解本发 明的方式加以描述，不过，不应将描述顺序视为暗指这些操作一定是取决 于次序的。具体而言，这些操作不必按照说明的次序执行。本专利技术的实施例提供了用于在升高的源极区和漏极区之间包括掩埋氧化物(BOX)层的单轴向应变MOS晶体管的系统和方法。在源极区和漏极区 之间形成BOX层就能够使用深底割，同时使与常规深底割相关的问题最小 化。具体而言，在源极区和漏极区之间包括BOX层就能够使用深底割，以 减小源极/漏极电阻并防止自对准多晶硅化物尖峰缺陷，同时抑制可能会导 致栅极边缘寄生电容的耗尽层的形成。图4示出了用于形成根据本专利技术一个实施例的M0S晶体管的方法400。图5到9示出了在执行方法400时形成的结构。以下的说明将参考图5到9 以进一步解释和阐明方法400的各处理阶段。首先，提供完全耗尽的绝缘体上硅(SOI)衬底(图4的402)。本领域 公知，S0I晶片一般包括硅薄层和体硅衬底之间的绝缘层，例如氧化硅(Si02) 层。因此该绝缘层是掩埋在硅之内的，可以被称为掩埋氧化物(BOX) 层。在备选实施例中，可以使用除Si02之外的BOX层，包括但不限于掺碳 氧化物(CDO)、有机聚合物、全氟环丁烷(PFCB)、氮氧化物和氟硅酸盐玻 璃(FSG)。在一些实施例中，BOX层可以惨有诸如氮的掺杂剂。图5示出了硅薄层504和体硅衬底506之间形成有BOX层502的常规 SOI晶片500。可以在硅薄层504上形成一个或多个集成电路器件，例如晶 体管。B0X层5O2的存在通常减小了电容，因此通常减少了在开关操作期间 每个晶体管必须要移动的电荷量，使得晶体管速度更快并使其能以更少能 量进行切换。在很多情况下，构建于SOI晶片上的集成电路可以更快，并 使用比常规CMOS集成电路更少的功率。SOI晶片500还可以包括STI结构 508，以对将要形成的器件，如晶体管进行电隔离。在本专利技术的实施例中，优选使用利用氧注入分隔(SIMOX)工艺形成的 SOI衬底，即所谓的SIMOX晶片，以避免在后面的外延生长期间发生任何可能的晶格失配问题。如本领域公知的，其他S0I晶片，例如Smart Cut SOI 晶片，即使在它们具有相同晶体取向时也可能在BOX层和硅主体之间具有 横向偏移。然后在SOI晶片顶部形成MOS器件，如PMOS和/或NMOS器件的晶体管 栅极叠层以及任何必要的间隔体(404)。在常规CMOS处理中，PMOS和NOMS 晶体管都是形成于同一硅晶片上的。因此，将使用一些栅极叠层构建PMOS 晶体管，而用其他栅极叠层构建NOMS晶体管。图6示出了已经在S01晶片 500顶部、STI结构508之间形成的一个晶体管栅极叠层600。如本领域所 公知的，每个晶体管栅极叠层600至少包括栅电极602和栅极电介质604。 通常在晶体管栅极叠层600的横向相对侧上形成一对间隔体606。在一些实施例中，栅极电介质604可以由外延生长的二氧化硅(Si02) 形成。可以通过淀积并蚀刻多晶硅层形成栅电极602。可以使用常规光刻技 术来构图多晶硅以形成栅电极6本文档来自技高网...

【技术保护点】
一种设备，包括：　　　　栅极叠层，其包括设置于栅极电介质上的栅电极；　　　　形成于所述栅极叠层的横向相对侧上的第一间隔体和第二间隔体；　　　　邻接所述第一间隔体的源极区；　　　　邻接所述第二间隔体的漏极区；　　　　在所述栅极叠层下方并且被所述源极区和所述漏极区夹持的沟道区；以及　　　　在所述沟道区下方并且被所述源极区和所述漏极区夹持的掩埋氧化物区域。

【技术特征摘要】
【国外来华专利技术】US 2005-12-14 11/304,3511、一种设备，包括栅极叠层，其包括设置于栅极电介质上的栅电极；形成于所述栅极叠层的横向相对侧上的第一间隔体和第二间隔体；邻接所述第一间隔体的源极区；邻接所述第二间隔体的漏极区；在所述栅极叠层下方并且被所述源极区和所述漏极区夹持的沟道区；以及在所述沟道区下方并且被所述源极区和所述漏极区夹持的掩埋氧化物区域。2、 根据权利要求l所述的设备，其中所述栅电极包括如下材料中的至 少一种铜、钌、钯、铂、钴、镍、氧化钌、钨、铝、钛、钽、氮化钛、 氮化钽、铪、锆、金属碳化物和导电金属氧化物。3、 根据权利要求2所述的设备，其中所述栅极电介质包括从以下材料 构成的组中选出的高k介电材料氧化铪、氧化铪硅、氮氧化铪硅、氧化 镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、BST、氧化钡钛、 氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和PZT。4、 根据权利要求1所述的设备，其中所述源极区和所述漏极区包括升 高的源极区和升高的漏极区。5、 根据权利要求1所述的设备，其中所述源极区和所述漏极区包括硅锗。6、 根据权利要求1所述的设备，其中所述源极区和所述漏极区包括碳 化硅。7、 根据权利要求5或6所述的设备，其中所述源极区和所述漏极区掺 有硼、铝、砷、磷和锑中的至少一种。8、 根据权利要求1所述的设备，其中所述源极区和所述漏极区包括能 够在所述沟道区上赋予压缩应变的硅合金。9、 根据权利要求1所述的设备，其中所述源极区和所述漏极区包括能 够在所述沟道区上赋予拉伸应变的硅合金。10、 根据权利要求1所述的设备，其中所述源极区包括位于所述第一 间隔体下方并沿横向邻接所述栅极叠层侧面的第一底割区域，且其中所述 漏极区包括位于所述第二间隔体下方并沿横向邻接所述栅极叠层侧面的第 二底割区域。11、 根据...

【专利技术属性】
技术研发人员：G库雷洛，HV德什潘德，S提亚吉，M博尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]