晶体管器件及其制造方法技术

本发明专利技术提供一种晶体管器件及其制造方法，该晶体管器件包括第一型半导体材料的轻掺杂层（４２）以及第二型半导体材料的体区（４４）。在体区（４４）内形成第一型的源区（４６）。源区（４６）比轻掺杂层掺杂的更多。在轻掺杂层（４２）内形成第一型的漏区（５０），漏区（５０）比轻掺杂层（４２）掺杂的更多。还提供设置在体区（４４）和漏区（５０）之间的轻掺杂层（４２）的漂移区（５４）。另外，提供包围漏区的栅电极。栅电极（３４Ａ）部分设置在薄氧化物（３６）上且部分设置在厚氧化物（５６）上，其中从薄氧化物（３６）在厚氧化物（５６）上延伸的栅电极（３４Ａ）控制漂移区内的电场以增大漏区（５０）的雪崩击穿。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
横向扩散金属氧化物半导体(LDM0S)晶体管用在各种电路应用中。 本领域技术人员知道，典型LDM0S晶体管结构使用多指栅极。但是，对 于高压和低驱动电流的电路应用，已知的LDM0S结构至少包括双指栅极。 因此，这种晶体管比所需要的大得多，硅和管芯空间被不必要的浪费。当前LDM0S结构包括至少两个栅极和两个漏才及， 一共用源极完全由 多晶硅栅极包围。这种设计结构上的对称性增大了每单位面积的有效沟 道宽度，并且具有减小器件导通电阻的优点。这种结构在同时需要高驱 动电流和高压的功率电路应用中4艮受欢迎。但是，该双栅极设计限制了 最小器件尺寸，并且在小的宽/长比适用于需要高压但低驱动电流的应 用时不允许设计者使用小的宽/长(W/L)比。此外，当前LDMOS结构会 导致增加辅助元件以满足性能需求。因此，辅助元件消耗了更多管芯空 间并且给电路性能增加了更多变化性。对于典型的非LDM0S晶体管，栅 极宽度和栅极长度对电路设计者来说都是可变的。但是，由于LDM0S结 构本身的原因，栅极长度通常由工艺固定。所以，只有栅极宽度对电路 设计来说是可变的。因此，需要具有较小宽度的高压器件。相应地，需要具有较小管芯 尺寸的新型器件。期望减小单元尺寸而不降低击穿电压。此外，需要一 种高压器件，它消除了对至少一些现有器件所需的辅助元件的需求。还 期望提高制造中的生产率。
技术实现思路
提供一种晶体管器件，其具有第一型半导体材料的轻掺杂层和第二 型半导体材料的体区。在体区内形成第一型的源区。源区比轻掺杂层掺杂得更多。在轻掺杂层内形成第一型的漏区，漏区比轻掺杂层掺杂得更 多。还提供设置在体区和漏区之间的轻掺杂层的漂移区。此外，提供包 围漏区的斥册电极。4册电极部分地设置在薄氧化物上方并且部分地设置在 厚氧化物上方，其中从薄氧化物在厚氧化物上延伸的栅电极控制漂移区内的电场，以增加漏区的雪崩击穿。 附图说明阅读下面的详细描述、权利要求和附图后，实施例的特征和专利技术性的方面将更加显而易见，以下是附图的简单说明图1是根据一实施例的示例单指栅极LDMOS晶体管的部分截面图； 图2是示出了图1的实施例的漏区、包围环、栅电极、源区和体区的部分重叠视图。图3是示出了图1的实施例的紧密包围源区的马蹄形区、源极分接 触(source split contact)和漏区的部分重叠视图。具体实施例方式现在参考附图详细说明示例性实施例。虽然附图示出实施例，但附 图不一定按比例绘制，而且某些特征可能经过放大以更好地示出和解释 实施例的创新方面。此外，这里所描述的实施例并非意在排除其它实施 例，或者将其限制于附图所示及下文详述的具体形式和配置。参见图1-3,其中示出晶体管20的实施例。晶体管20配置成单指 栅极LDMOS晶体管。晶体管20包括漏极接触30、源极分接触32、多晶 硅栅电极34A以及多晶硅包围环34B。另外，在第二型(P)的半导体衬 底40内配置第一型(N)的轻掺杂阱42。在轻掺杂阱42内配置第二型(P) 的体区44。在体区44内形成源区46 (N+)和马蹄形区48 (P+)。为清楚 起见，图2在源区46和马蹄形区48之间具有间隙。但是，实践中源区 46和马蹄形区48彼此直接接触。漏区50位于漏极接触30下方，并配 置成更重掺杂(N+)的第一型。源极分接触32使源区46和马蹄形区48 短路。多晶硅栅电极34A部分地设置于薄栅氧化物36和使栅电极34A与 下层结构绝缘的厚场氧化层56之上。栅电极34A部分地位于场氧化层 56之上的部分改变栅电极34A边缘的表面处的电场，因此提供更高的电 压能力。此外，栅电极34A设置在作为体区44 一部分的导电沟道52上。 导电沟道52在栅氧化36之下、体区44的表面处形成。晶体管20的有 效栅极长度64,例如沟道长度，通过体区44上方的栅电极34A和源区 46(N+)扩散的重叠测量。体区44(P)和源区46(N+)两者都与栅电极34A和包围环34B自对准，这是因为这两个工艺步骤是在栅极界定之后进行 的(以下详细说明该步骤)。为了在不降低高压处理能力的同时减小器件尺寸(即单元尺寸)， 将由轻掺杂漏极漂移区54和附属于栅电极34A的场极板构成的高压技 术应用到晶体管20。栅电极34A延伸遍布栅氧化层36，形成多晶硅场 极板以提高晶体管20的击穿电压能力。高压漏区50完全由多晶硅栅电极34A和多晶硅包围环34B包围并 用作多晶硅引导环(guide ring)(见图1和2)。由于包围环34B的 电位被偏置在与高压LDM0S晶体管栅电极34A相同的电位，该电位通常 比场阈值低很多，因此可以实现高压漏区50和低压电路区(未示出) 之间的有效隔离。从而，当在低压侧应用中晶体管源极与地连接时，不 需要额外的多晶硅引导环环绕晶体管2 0来抑制干扰。如图1所示，包围环34B的一部分位于阱42上方，并且包围环34B 的一部分位于衬底40上方。氧化层60作为绝缘物形成于晶体管20上 方，并且可由多个氧化层构成。包围环34B在第一场氧化层56上形成， 其用于将高压漏区50与阱42、衬底40和任何附近的低压电路(未示出) 隔离。多晶硅栅电极34A和包围环34B还通过第二氧化层57与配置在 晶体管20上方的其它电路或互连(未示出)隔离。在高压侧应用中，可在源区46附近实施部分地包围阱42的引导环 62,例如泄漏抑制环。见图1-2。引导环62抑制由于从衬底40至源区 46的泄漏电流引起的击穿电压降低。引导环62可形成于氧化层56上， 氧化层56可用第一场氧化层56或几个氧化层形成，见下文中的详细说 明。引导环62可使用多晶硅或金属互连层。当使用多晶硅互连时，引 导环62形成于第一氧化层56上。当使用金属互连时，引导环62形成 于第一场氧化层56和第二氧化层上方或第一、第二和第三氧化层上方 (未在图中示出)。引导环62形成为部分地位于阱42上方并且部分地 位于衬底40上方。位于阱42和衬底40上方的引导环62的总宽度和面 积对于隔离效果尤为重要。引导环62通过金属互连80与体区44和源 区46连接(见图2)。如上文所述，对于低压侧应用，多晶硅栅极34A 和包围环34B完全包围漏区50。因此，不需要额外的引导环。晶体管20还包括部分地包围源区46的更重掺杂的第二型(P+)马蹄形区48 (见图2和3 )。马蹄形区48抑制LDM0S晶体管20内的寄生NPN 晶体管。因此，闩锁效应的风险得以降低。马蹄形区48(P+)也用来有效 地终止宽度方向上的晶体管沟道，限定出有效栅极宽度66。体区44和 源区46通过源极分接触32内部地短路，该源极分接触32部分地形成 在马蹄形区48(P+)上方并且部分地形成在源区46(N+)上方。体区44和 源区46还通过体接触31由金属互连80内部地连接，金属互连80形成 于马蹄形区48(P+)和源极分接触32之上。晶体管20的栅长64和栅宽66如图1和2所示。对于晶体管20, 栅宽66是由马蹄形区48(P+)包围的源区46的距离。参见图3,典型的 双栅LDMOS晶体管具有的栅宽为源极宽度距离的两倍。例如，在1 pm CMOS 工艺中集成的双指栅10V LDMOS晶体管，由于设计规则限制，最小栅宽 为23. 2pm。借助本文档来自技高网...

【技术保护点】
一种晶体管器件，包括：第一型半导体材料的轻掺杂层（４２）；第二型半导体材料的体区（４４）；在所述体区（４４）内形成的所述第一型的源区（４６），所述源区（４６）比所述轻掺杂层（４２）掺杂得更多；在所述轻掺杂层（４２）内形成的所述第一型的漏区（５０），所述漏区（５０）比所述轻掺杂层（４２）掺杂得更多；设置在所述体区（４４）和所述漏区（５０）之间的所述轻掺杂层（４２）的漂移区（５４）；以及包围所述漏区（５０）的栅电极（３４Ａ），所述栅电极（３４Ａ）部分设置于薄氧化物（３６）上并且部分设置于厚氧化物（５６）上，其中从所述薄氧化物（３６）上方在所述厚氧化物（５６）上延伸的所述栅电极（３４Ａ）控制所述漂移区（５４）内的电场以增大所述漏区（５０）的雪崩击穿。

【技术特征摘要】
【国外来华专利技术】US 2005-10-26 11/259,3351. 一种晶体管器件，包括第一型半导体材料的轻掺杂层(42)；第二型半导体材料的体区(44)；在所述体区(44)内形成的所述第一型的源区(46)，所述源区(46)比所述轻掺杂层(42)掺杂得更多；在所述轻掺杂层(42)内形成的所述第一型的漏区(50)，所述漏区(50)比所述轻掺杂层(42)掺杂得更多；设置在所述体区(44)和所述漏区(50)之间的所述轻掺杂层(42)的漂移区(54)；以及包围所述漏区(50)的栅电极(34A)，所述栅电极(34A)部分设置于薄氧化物(36)上并且部分设置于厚氧化物(56)上，其中从所述薄氧化物(36)上方在所述厚氧化物(56)上延伸的所述栅电极(34A)控制所述漂移区(54)内的电场以增大所述漏区(50)的雪崩击穿。2. 如权利要求1所述的器件，所述体区(44)还包括所述第二型 的马蹄形区H8)，所述马蹄形区(48)部分包围所述源区(46)且比 所述体区(44)掺杂得更多。3. 如权利要求1所述的器件，还包括部分包围所述源区(46)和 所述漏区(50)的泄漏抑制环(62),所述泄漏抑制环(62)电连接到 所述源区(46)。4. 如权利要求l所述的器件，还包括所述第二型的马蹄形区(48 ),所述马蹄形区(48 )比所述体区(44 ) 掺杂得更多，并嵌入在所述体区(44)内，所述马蹄形区(48)部分包 围所述源区(46);其中所述马蹄形区(48)与所述源区(46)和所述体区(44)电接触。5. —种横向扩散金属氧化物半导体器件，包括 第一型半导体材料的轻掺杂层(42);在所述轻摻杂层(42)内形成的第二型半导体材料的体区(44); 在所述体区(44 )内形成的所述第一型的源区(46 ),所述源区(46 ) 比所述轻掺杂层(42)掺杂得更多；在所述轻掺杂层(42)内形成的所述笫一型的漏区(50),所述漏 区(50 )比所述轻掺杂层(42 )掺杂得更多；设置在所述体区(44)和所述漏区(50)之间...

【专利技术属性】
技术研发人员：C黄，JA欣茨曼，DJ施勒曼，H廖，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[]