包括金属互连的半导体器件及其制造方法技术

本发明专利技术公开一种包括金属互连的半导体器件及其制造方法，所述半导体器件包括：位于半导体层上并包括沟道的第一层间电介质；位于所述第一层间电介质上的掩模图案；位于所述沟道中的第一导电图案；和位于所述掩模图案上的第二层间电介质。所述第二层间电介质包括位于所述第一导电图案之上的开口。第二导电图案位于所述开口中并电连接至所述第一导电图案。所述第一导电图案具有低于所述掩模图案的上表面的上表面。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造方法，更具体地，涉及包括金属互连的 半导体器件及其制造方法。
技术介绍
半导体器件正变得小型化和超轻化。为了实现这一点，半导体器件的集 成度越来越高。由于半导体器件变得集成度更高，所以设计尺寸减小。由于 设计尺寸减小，所以金属互连的宽度和厚度逐渐减小。因而，金属互连的电 阻会大大增加。为了减小金属互连的电阻，可以使用具有低电阻率的铜互连。 可以执行金属镶嵌工艺来形成铜互连。半导体器件包括不同的层。因而，不同层之间的对准会非常重要。因为 设计尺寸减小，所以金属互连之间的间隔减小，从而造成连接上金属互连和 下金属互连的过孔触头的对准收到局限。此外，因为金属互连之间的间隔减小，所以时间相关的介质击穿(TDDB， time dependent dielectric breakdown)现象会对半导体器件的寿命产生直接影响。因而，半导体器件的稳定性可能 由于TDDB现象而变差。
技术实现思路
本专利技术的一些实施例提供了一种半导体器件，其包括位于半导体层上并 包括沟道的第一层间电介质；位于所述第一层间电介质上的掩模图案；位于 所述沟道中的第一导电图案；和位于所述掩模图案上的第二层间电介质。所 述第二层间电介质包括位于所述第 一导电图案之上的开口 。第二导电图案位 于所述开口中并电连接至所述第一导电图案。所述第一导电图案具有低于所 述掩模图案的上表面的上表面。在一些实施例中，第一导电图案可以相对于掩模图案具有蚀刻选择性。 第 一导电图案可以包括铜。掩i^图案可以包括氮化硅(SiN)层/碳化硅(SiC) 层/和/或碳氮化硅(SiCN)层。掩模图案可以相对于第一层间电介质具有蚀刻选择性。第一层间电介质可以包括氧化硅(Si02 )层和/或碳氧化硅(SiOC ) 层。掩模图案可以相对于第二层间电介质具有蚀刻选择性，以及沟道可以通 过掩模图案。第一导电图案的上表面可以高于掩模图案的下表面。在其它实施例中，半导体器件可以进一步包括位于第一导电图案和第二 导电图案之间的、例如可用于减小/防止铜离子扩散的扩散阻挡。扩散阻挡可 以选择性地设置在第一导电图案上。扩散阻挡可以包括氮化铜硅(CuSiN) 层。扩散阻挡可以具有基本上与掩模图案的上表面基本共面和/或低于掩模 图案的上表面的上表面。扩散阻挡可以具有高于掩模图案的下表面的下表面。半导体层可以包括半导体衬底。在其它实施例中，半导体器件的制造方法包括在半导体层上形成具有 沟道的第一层间电介质；在第一层间电介质上形成掩模图案；形成填充沟道 的平坦化的第一导电互连图案；凹进第一导电互连图案以形成第一导电图 案；在掩^^莫图案上形成第二层间电介质，第二层间电介质包括在第一导电图 案上的开口；以及在开口中形成第二导电图案并电连接到第一导电图案。在一些实施例中，第一导电互连图案的凹进可以包括执行化学机械抛光 (CMP)工艺。第一导电互连图案可以相对于掩模图案具有蚀刻选择性。在其它实施例中，第一层间电介质和掩模图案的形成可以包括在半导 体衬底上形成第一层间电介质；在第一层间电介质上形成掩^t层；以及图案 化掩模层和第一层间电介质以形成沟道。掩模层可以相对于第一层间电介质 具有蚀刻选择性。掩模层可以包括氮化硅(SiN)层、碳化硅(SiC)层、和 /或碳氮化硅(SiCN)层。第一层间电介质可以包括氧化硅(Si02)层和/或 碳氧化硅(SiOC)层。在其它实施例中，掩模图案可以相对于第二层间电介质具有蚀刻选择 性，并且沟道通过掩模图案。掩模图案可以包括氮化硅(SiN)层、碳化硅 (SiC )层、和/或碳氮化硅(SiCN )层。第二层间电介质可以包括氧化硅(Si02 ) 层和/或碳氧化硅(SiOC)层。在一些实施例中，上述方法可以进一步包括在第一导电图案上形成扩散 阻挡。扩散阻挡可以通过无电镀工艺和/或等离子自对准阻挡工艺选择性地形 成。6扩散阻挡可以具有与掩模图案的上表面基本上共面和/或低于掩模图案 的上表面的上表面。扩散阻挡可以具有高于掩模图案的下表面的下表面。 半导体层可以包括半导体衬底。根据另外的实施例的半导体器件的制造方法包括在半导体层上形成具有沟道的第一层间电介质；在第一层间电介质上形成掩^f莫图案；在沟道中形 成第一导电互连图案；以及凹进第一导电互连图案以形成第一导电图案。第 一导电互连图案可以采用化学机械抛光(CMP)工艺凹进，使得第一导电图 案可以具有低于掩模图案的上表面的上表面。本方法进一步包括在第一导 电图案上形成扩散阻挡；在掩模图案上形成第二层间电介质，该第二层间电 介质包括暴露扩散阻挡的开口 ；以及在扩散阻挡上的开口中形成第二导电图 案。扩散阻挡可以通过无电镀工艺选择性地形成为具有基本上与掩模图案 的上表面共面的上表面。在一些实施例中，扩散阻挡可以通过等离子自对准阻挡工艺形成为具有 低于掩模图案的上表面的上表面。附图说明附图示出本专利技术的一些实施例，用于帮助进一步理解本专利技术，其结合在本申请中并作为本申请的一部分。附图中图l是根据一些实施例的半导体器件的截面图；图2A、 2B、 2C、 2D和2E是说明根据一些实施例的半导体器件的制造 方法的截面图；图3是根据其它实施例的半导体器件的截面图；图4A、 4B和4C是说明根据其它实施例的半导体器件的制造方法的截 面图；图5是根据其它实施例的半导体器件的截面图；图6A、 6B是说明根据其它实施例的半导体器件的制造方法的截面图；以及图7A和7B是说明根据其它实施例的半导体器件的制造方法的截面图。具体实施方式现在下文中将参考附图更全面地描述实施例。然而，本专利技术可以以许多 不同的形式实现，而不应解释限于这里所描述的实施例。确切地说，提供这 些实施例是为了使进行全面、完整的公开，并且全面地将本专利技术的范围传达 给本领域的技术人员。相同的标记始终表示相同的元件。可以理解，虽然术语第一、第二等可以在此用来描述不同的元件，但是 这些元件不应受这些术语的限制。这些术语仅仅用来区分一个元件和另一 个。例如，在不超出本专利技术实施例的范围的情况下，第一元件可以称为第二 元件，并且，相似地，第二元件可以称为第一元件。术语和/或，，用在这里 包括关联的所列项目的一个或更多的任意和所有的组合。在此使用的术语仅仅是为了描述具体实施例的目的，而并不意图限制本 专利技术。单数形式一个以及该意图同时包括复数形式，除非上下文另 有明确说明。此外应当，当在此使用术语包括、和/或包含，，时，指定 一定的特征、整体、步骤、操作、元件，和/或组件的存在，但是并不排除一 个或更多其它特征、整体、步骤、操作、元件、组件，和/或组合的存在或增 加。除非通过其它方式限定，在此使用的所有术语(包括技术术语和科学术 语)具有如本专利技术所属领域的普通技术人员所普遍理解的相同的含义。进一 步地可以理解，在此使用的术语可以解释为具有与在本说明书的上下文以及 相关领域中的含义一致的含义，并且不能解释为理想的或过度正式的意义， 除非在此明确限定。可以理解当一个元件例如层、区域或衬底被描述为位于另 一个元件之上 或延伸到另一个元件上面时，它可以直接位于或直接延伸到另外一个元件上 或者可以存在中间元件。相反地，当一个元件被描述为直接位于或直接延伸到另一个元件上时，则没有中间元件存在本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　半导体层；　位于所述半导体层上并包括沟道的第一层间电介质；　位于所述第一层间电介质上的掩模图案；　位于所述沟道中的第一导电图案；　位于所述掩模图案上的第二层间电介质，该第二层间电介质包括位于所述第一导电图案之上的开口；以及　位于所述开口中并电连接到所述第一导电图案的第二导电图案，　其中，所述第一导电图案具有低于所述掩模图案的上表面的上表面。

【技术特征摘要】
KR 2007-1-29 9008/071.一种半导体器件，包括半导体层；位于所述半导体层上并包括沟道的第一层间电介质；位于所述第一层间电介质上的掩模图案；位于所述沟道中的第一导电图案；位于所述掩模图案上的第二层间电介质，该第二层间电介质包括位于所述第一导电图案之上的开口；以及位于所述开口中并电连接到所述第一导电图案的第二导电图案，其中，所述第一导电图案具有低于所述掩模图案的上表面的上表面。2. 如权利要求1所述的半导体器件，其中，所述第一导电图案的上表面 高于所述掩模图案的下表面。3. 如权利要求1所述的半导体器件，其中，进一步包括位于所述第一导 电图案和第二导电图案之间的扩散阻挡。4. 如权利要求3所述的半导体器件，其中，所述扩散阻挡具有与所述掩 模图案的上表面基本上共面的上表面。5. 如权利要求3所述的半导体器件，其中，所述扩散阻挡具有低于所述 掩模图案的上表面的上表面。6. 如权利要求3所述的半导体器件，其中，所述扩散阻挡具有高于所述 掩模图案的下表面的下表面。7. 如权利要求3所述的半导体器件，其中，所述扩散阻挡构造成减少铜 原子的扩散。8. 如权利要求7所述的半导体器件，其中，所述扩散阻挡包括CuSiN层。9. 一种半导体器件的制造方法，该方法包括 在半导体层上形成具有沟道的第 一层间电介质； 在所述第一层间电介质上形成掩模图案； 在所述沟道中形成第一导电互连图案； 使所述第一导电互连图案凹进以形成第一导电图案； 在所述掩模图案上形成第二层间电介质，该第二层间电介质包括位于所述第一导电图案之上的开口；以及在所述开口中形成第二导电图案并电连接到所述第一导电图案。10. 如权利要求9所述的方法...

【专利技术属性】
技术研发人员：李钟鸣，崔吉铉，洪琮沅，朴显，崔庆寅，李贤培，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]