芯片堆叠结构及其制造方法技术

一种芯片堆叠结构及其制造方法，该芯片堆叠结构可以包括第一芯片，其包含第一半导体器件和电连接至第一半导体器件的第一连接焊盘；堆叠在第一芯片上的第二芯片，该第二芯片包括第二半导体器件和电连接至第二半导体器件的第二连接焊盘；以及连接组件，其介于第一连接焊盘和第二连接焊盘之间以将第一连接焊盘电连接至第二连接焊盘。该连接组件相比于芯片未被堆叠时具有更低的电阻，从而提供了高可靠性和高性能。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地，涉及一种芯片堆叠结 才勾(chip stacked structure )及其命J造方、法。
技术介绍
目前的便携式电子产品市场已经经历了显著的增长。为了满足 这样的增长，有必要制造高集成度的部件(即薄、短、小)用于安 置在系统上和/或上方。为了在部件中实现这样的尺寸需求，用于减 小作为安装部件的半导体封装(package )的单个尺寸的技术可以使 用片上系统(SOC )方法和系统去i装(system-in-package )方法， 其中片上系统方法将多个单独的半导体芯片制造成单一芯片而系 统封装方法将多个半导体芯片集成为单一封装。
技术实现思路
本专利技术的实施例涉及一种，其已经 增强了芯片间的粘合度并提高产量和可靠性。本专利技术的实施例涉及 一 种芯片堆叠结构，其包括以下至少之 一第一芯片，其包含第一半导体器件和电连接至该第一半导体器件的第一连4妾焊盘(connection pad );堆叠在第一芯片上和/或上方 的第二芯片，其包括第二半导体器件和电连接至该第二半导体器件 并面向第 一连接焊盘的第二连接焊盘；以及在第 一连接焊盘和第二 连4妄本文档来自技高网...

【技术保护点】
一种装置，包括：　第一芯片，其包括第一半导体器件和电连接至所述第一半导体器件的第一连接焊盘；　第二芯片，其堆叠在所述第一芯片上，所述第二芯片包括第二半导体器件和电连接至所述第二半导体器件的第二连接焊盘；以及　连接组件，其介于所述第一连接焊盘和所述第二连接焊盘之间以将所述第一连接焊盘电连接至所述第二连接焊盘。

【技术特征摘要】
KR 2007-6-29 10-2007-00650581.一种装置，包括第一芯片，其包括第一半导体器件和电连接至所述第一半导体器件的第一连接焊盘；第二芯片，其堆叠在所述第一芯片上，所述第二芯片包括第二半导体器件和电连接至所述第二半导体器件的第二连接焊盘；以及连接组件，其介于所述第一连接焊盘和所述第二连接焊盘之间以将所述第一连接焊盘电连接至所述第二连接焊盘。2. 根据权利要求1所述的装置，其中，所述第一芯片和所述第二 芯片之间的空间间隔在4 ]Lim至6 ]Lim范围内。3. 根据权利要求1所述的装置，进一步包括第一穿透电极，所述 第一穿透电才及穿透所述第一芯片的至少一部分。4. 根据权利要求1所述的装置，进一步包括第二穿透电极，所述 第二穿透电才及穿透所述第二芯片的至少一部分。5. 根据权利要求1所述的装置, 至6jam范围内的直^f圣。6. 根据权利要求1所述的装置, 至6jum范围内的高度。7. 根据权利要求1所述的装置, 至6nm范围内的厚度。其中，所述连4妄组4牛具有4 |Lim 其中，所述连4妄组件具有4 pm 其中，所述连接组件具有4,8. —种方法，包4舌形成第一芯片，其具有第一连接焊盘和电连接至所述第 一连接焊盘的第一半导体器件；然后，在所述第一连接焊盘的暴露末端上放置连接组件 并且电连4妻至所述第 一连4妄焊盘；然后，在所述第一芯片和所述连接组件的暴露表面上形 成抗氧化层；然后，形成第二芯片，其具有第二连接焊盘和电连接至 所述第二连接焊盘的第二半导体器件;然后，对所述第一芯片和所述第二芯片中的至少一个进 行操作以便所述连接组件的暴露表面朝向所述第二连接焊盘；然后，去除所述抗氧化层；以及通过将所述连接组件连接至所述第二连接焊盘以使所述 第一芯片电连接至所述第二芯片。9. 根据权利要求8所述的方法，其中，形成所述抗氧化层包括通 过PECVD工艺在所述第 一 芯片和所述连接组件的暴露表面上 形成聚合材料。10. 根据权利要求9所述的方法，其中，所述PECVD工艺是在50 。C至200 。C的温度范围、10 mTorr至500 mTorr的压力范围以 及5分4f至10分4f的时间范围所实施的。11. 根据权利要求10所述的方法，其中，形成所述抗氧化层包括 通过PECVD工艺在所述第一芯片和所述连4妻组件的暴露表面 上形成环己...

【专利技术属性】
技术研发人员：郑冲耕，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]