半导体器件及其制作方法技术

本发明专利技术涉及一种半导体器件及其制作方法，包括：形成基底；在基底上形成多个间隔设置的第一导电走线；在基底上形成覆盖第一导电走线的第一绝缘层；在第一绝缘层上形成位于第一导电走线之间且露出基底的开口；在开口中形成第二导电走线；去除第一绝缘层，以得到位于第一导电走线和第二导电走线之间的空隙区；在空隙区中形成具有气腔间隙的第二绝缘层，第二绝缘层的介电常数小于第一绝缘层的介电常数，从而在提高半导体器件的集成度和微型化程度的同时，能够避免由于半导体器件中导电走线之间的寄生电容增大、以及制程工艺难度增加，而导致半导体器件的操作速度减慢、以及生产成本增加的问题。的问题。的问题。

【技术实现步骤摘要】
半导体器件及其制作方法


[0001]本专利技术涉及半导体器件
，具体涉及一种半导体器件及其制作方法。

技术介绍

[0002]随着技术的发展，半导体工业不断寻找新的生产方式，以使得存储器件中的每一存储器裸片具有更多数量的存储器单元。其中，3DNAND(三维与非门)存储器件由于其存储密度高、成本低等优点，已成为目前较为前沿、且极具发展潜力的存储器技术。
[0003]在3D NAND存储器件结构中，采用垂直交错堆叠多层栅极层和绝缘层的方式形成的堆叠层(或称堆栈)中，形成有沟道孔，沟道孔内形成有存储单元串，堆叠层中的栅极层作为每一层存储单元的栅线，并在堆叠层上形成有多条平行间隔设置的位线以及多条平行间隔设置的字线，位线与其对应的存储单元串电连接，字线与其对应的栅线电连接，从而实现堆叠式的3D NAND存储器件。
[0004]但是，随着对于3D NAND存储器件的微型化以及集成度的要求不断增加，3D NAND存储器件的尺寸越来越小，3D NAND存储器件中相邻金属走线之间的距离也越来越近，这不仅会导致金属走线之间的寄生电容随本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：形成基底；在所述基底上形成多个间隔设置的第一导电走线；在所述基底上形成覆盖所述第一导电走线的第一绝缘层；在所述第一绝缘层上形成位于所述第一导电走线之间且露出所述基底的开口；在所述开口中形成第二导电走线；去除所述第一绝缘层，以得到位于所述第一导电走线和所述第二导电走线之间的空隙区；在所述空隙区中形成具有气腔间隙的第二绝缘层，所述第二绝缘层的介电常数小于所述第一绝缘层的介电常数。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第二绝缘层包括具有气腔间隙的绝缘材料。3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述第一绝缘层上形成位于所述第一导电走线之间且露出所述基底的开口，具体包括：对预设区域中的所述第一绝缘层进行冲压，以形成位于所述第一导电走线之间且露出所述基底的开口。4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述基底上形成多个间隔设置的第一导电走线，具体包括：在所述基底上形成导电材料层；在所述导电材料层上依次形成硬掩膜层和光刻胶层；进行曝光显影，以图案化所述光刻胶层；根据图案化的所述光刻胶层刻蚀所述硬掩膜层，得到图案化的所述硬掩膜层；根据图案化的所述硬掩膜层刻蚀所述导电材料层，得到图案化的所述导电材料层，图案化的所述导电材料层包括多个间隔设置的第一导电走线。5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述形成基底，具体包括：在衬底上形成叠层结构，所述叠层结构包括在垂直于所述衬底的方向上交替设置的若干层栅极牺牲层和栅绝缘层；形成贯穿所述叠层结构的沟道结构；形成贯穿所述叠层结构的栅...

【专利技术属性】
技术研发人员：郑祖辉，彭进，向政，张权，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：