存储器装置接口及方法制造方法及图纸

公开设备及方法，包含存储器装置及系统。实例存储器装置、系统及方法包含缓冲器接口以将主机接口侧上的高速数据交互转换成DRAM接口侧上的更慢、更宽的数据交互。所述更慢且更宽的DRAM接口可经配置以与更窄、更高速的主机接口的容量基本上匹配。在一些实例中，所述缓冲器接口可经配置以提供多个子通道接口，每一子通道接口经耦合到存储器结构内的一或多个区且经配置以在所述存储器结构的某一部分发生故障的情况下促进数据恢复。选定的实例存储器装置、系统及方法包含个别DRAM裸片，或耦合到缓冲器裸片的一或多个DRAM裸片堆叠。到缓冲器裸片的一或多个DRAM裸片堆叠。到缓冲器裸片的一或多个DRAM裸片堆叠。

【技术实现步骤摘要】
【国外来华专利技术】存储器装置接口及方法
[0001]优先权申请案
[0002]本申请案主张2019年2月22日申请的第62/809,281号美国临时申请案及2019年3月11日申请的第62/816,731号美国临时申请案及2019年3月29日申请的第62/826,422号美国临时申请案的优先权的权益，所述申请案的全文以引用的方式并入本文中。

技术介绍

[0003]本描述地址大体上涉及用于第一存储器接口到多个相应第二存储器接口以与一或多个存储器装置对接的实例结构及方法；且更特定来说涉及可操作以执行此重新分配、包含缓冲器(在一些实例中，缓冲器裸片或缓冲器组合件)的存储器系统。在一些实例中，缓冲器可经配置以执行重新分配以允许第二存储器接口比第一接口宽且以比第一接口慢的数据速率操作。所描述缓冲器可用在存储器接口的多种配置中，可与多种存储器结构(包含个别存储器装置、堆叠式存储器装置的多个配置中的任一者、或多个存储器装置的其它布置)一起使用。
[0004]存储器装置是为主机系统(例如，计算机或其它电子装置)提供电子数据存储的半导体电路。存储器装置可为易失性或非易失性的。易失性存储器需要电力来维持数据，且包含例如随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等的装置。非易失性存储器在不被供电时可保留经存储数据，且包含例如快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)或磁阻式随机存取存储器(MRAM))等等的装置。
[0005]主机系统通常包含主机处理器、用于支持主机处理器的第一数量的主存储器(例如，通常是易失性存储器，例如DRAM)及除主存储器之外或独立于主存储器的提供额外存储以保留数据的一或多个存储系统(例如，通常是非易失性存储器，例如快闪存储器)。
[0006]存储器系统，例如固态驱动器(SSD)可包含存储器控制器及一或多个存储器装置，包含数个裸片或逻辑单元(LUN)。在某些实例中，每一裸片可包含其上的数个存储器阵列及外围电路系统，例如裸片逻辑或裸片处理器。存储器控制器可包含经配置以通过通信接口(例如，双向并行或串行通信接口)与主机装置(例如，主机处理器或接口电路系统)进行通信的接口电路系统。存储器控制器可从主机系统接收与存储器操作或指令(例如用于在存储器装置与主机装置之间传送数据(例如，用户数据及相关联完整性数据，例如错误数据或地址数据等)的读取或写入操作、用于从存储器装置擦除数据的擦除操作)相关联的命令或操作，执行驱动器管理操作(例如，数据迁移、废弃项目收集、块回收)等。
[0007]可期望提供改进式主存储器，例如DRAM存储器。所要的改进式主存储器的特征包含但不限于更高容量、更高速度及更低成本。
附图说明
[0008]在不一定按比例绘制的附图中，类似数字可在不同视图中描述类似组件。具有不
同字母后缀的类似数字可表示类似组件的不同例子。附图以实例而非限制的方式大体上说明本文献中所论述的各种实施例。
[0009]图1A说明根据一些实例实施例的包含存储器装置的系统。
[0010]图1B说明根据一些实例实施例的包含存储器装置的另一系统。
[0011]图2说明根据一些实例实施例的实例存储器装置。
[0012]图3说明根据一些实例实施例的呈框图形式的缓冲器裸片。
[0013]图4说明根据一些实例实施例的另一存储器装置。
[0014]图5A说明根据一些实例实施例的另一存储器装置。
[0015]图5B说明根据一些实例实施例的另一存储器装置。
[0016]图5C说明根据一些实例实施例的另一存储器装置。
[0017]图5D说明根据一些实例实施例的另一存储器装置。
[0018]图6说明根据一些实例实施例的另一存储器装置。
[0019]图7说明根据一些实例实施例的另一存储器装置。
[0020]图8A说明根据一些实例实施例的另一存储器装置。
[0021]图8B说明根据一些实例实施例的另一存储器装置。
[0022]图9A说明根据一些实例实施例的DRAM裸片配置。
[0023]图9B说明根据一些实例实施例的另一DRAM裸片配置。
[0024]图9C说明根据一些实例实施例的另一DRAM裸片配置。
[0025]图10A说明根据一些实例实施例的实例方法流程图。
[0026]图10B说明根据一些实例实施例的另一实例方法流程图。
[0027]图11A说明存储器系统的替代配置及功能性的实例实施例。
[0028]图11B说明在实例故障条件下的图11A的存储器系统。
[0029]图12说明图11A的存储器系统的一部分的实例配置。
[0030]图13说明根据一些实例实施例的实例方法流程图。
[0031]图14说明根据其它实例实施例的实例方法流程图。
[0032]图15描绘存储器系统的替代配置及功能性的实例实施例。
[0033]图16说明根据一些实例实施例的信息处置系统的实例框图。
具体实施方式
[0034]以下描述及附图充分说明特定实施例以使所属领域的技术人员能够实践它们。其它实施例可并入结构、逻辑、电、过程及其它改变。一些实施例的部分及特征可被包含在其它实施例中或被其它实施例的那些部分及特征替换。权利要求书中所阐述的实施例涵盖那些权利要求的所有可用等效物。
[0035]下文描述并入存储器系统的各种实施例，其中外部存储器接口进行操作而以第一速率传送数据，但所述存储器在内部以比第一数据速率慢的第二数据速率操作。在下文所描述的实例中，此操作可通过使用与外部存储器接口(其可例如为主机接口)进行通信的缓冲器接口来实现，且将所述外部接口的数据连接件(DQ)重布到与一或多个存储器装置(及/或一或多个存储体)进行通信的更大数目的数据连接件，所述一或多个存储器装置以比外部存储器接口的时钟速率慢的时钟速率操作。
[0036]在如下文所描述的实施例中，缓冲器接口可存在于位于主机(或其它)接口与一或多个存储器裸片之间的单独裸片中。在实例实施例中，缓冲器裸片(或其它形式的缓冲器接口)可包含主机物理接口，所述主机物理接口包含至少一个存储器通道(或子通道)的连接件，包含命令/地址连接件及数据连接件。可实施缓冲器接口中的控制逻辑以将存储器通道的连接件重新分配到至少两个(或更多个)存储器子通道，所述连接件延伸到每一子通道的DRAM物理接口，每一子通道物理接口包含命令/地址连接件及数据连接件。每一子通道的DRAM物理接口接着与一或多个存储器裸片连接。
[0037]下文还描述如可用在所描述存储器系统中的一者中的堆叠式存储器结构，其中多个存储器裸片可彼此横向偏移且通过引线接合连接件与另一存储器裸片、逻辑裸片或另一结构连接/装置连接。如下文所描述，本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器系统，其包括：存储器阵列，其包括至少一个存储器裸片；缓冲器，其经耦合到所述至少一个存储器裸片，所述缓冲器经配置以将可以第一数据速率操作的第一接口的数据引脚重新分配到多个存储器接口，所述存储器接口可以比所述第一数据速率慢的第二数据速率操作，所述缓冲器进一步经配置以将所述第一接口的所述数据引脚的群组重新分配到所述存储器阵列的至少八个区。2.根据权利要求1所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的每一数据引脚重新分配到所述多个存储器接口的至少两个数据引脚。3.根据权利要求1所述的存储器系统，其中所述缓冲器经配置以将所述第一接口的所述数据引脚的群组重新分配到所述存储器阵列的至少九个区。4.根据权利要求1所述的存储器系统，其中所述缓冲器经配置以将所述第一接口的所述数据引脚的群组重新分配到所述存储器阵列的至少十个区。5.根据权利要求1所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的控制/地址引脚重新分配到多个存储器接口。6.根据权利要求1所述的存储器系统，其中所述第一接口的所述多个数据引脚包括经耦合以携载数据的多个数据引脚、经耦合以携载ECC位的多个数据引脚及经耦合以携载奇偶校验位的多个数据引脚。7.根据权利要求1所述的存储器系统，其中所述第一接口的所述多个数据引脚包括至少36个数据引脚。8.根据权利要求7所述的存储器系统，其中所述第一接口的所述多个数据引脚包括至少40个数据引脚。9.根据权利要求3所述的存储器系统，其中所述存储器阵列的每一区是所述存储器阵列的逻辑区，且其中每一区包括所述存储...

【专利技术属性】
技术研发人员：B，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：