存储器电路及其操作方法技术

存储器电路包括位于第一层上的第一存储器单元、位于与第一层不同的第二层上的第二存储器单元、位于与所述第一层和所述第二层不同的第三层上的第一选择晶体管、第一位线、第二位线和第一源极线。第一位线在第一方向上延伸，并且耦合到第一存储器单元、第二存储器单元和第一选择晶体管。第二位线在第一方向上延伸，并耦合到第一选择晶体管。第一源极线在第一方向上延伸，耦合到第一存储器单元和第二存储器单元，并且在与第一方向不同的第二方向上与第一位线分离。本发明专利技术的实施例还涉及操作存储器电路的方法。储器电路的方法。储器电路的方法。

【技术实现步骤摘要】
存储器电路及其操作方法


[0001]本专利技术的实施例涉及存储器电路及其操作方法。

技术介绍

[0002]半导体集成电路(IC)行业生产各种数字器件，以解决许多不同区域的问题。这些数字器件中的一些(例如存储器宏)被配置为存储数据。随着IC的变得更小、更复杂，这些数字器件内的导电线路的电阻也改变了这些数字器件的操作电压和整体IC性能。

技术实现思路

[0003]根据本专利技术实施例的一个方面，提供了一种存储器电路，包括：第一存储器单元，位于第一层上；第二存储器单元，位于与第一层不同的第二层上；第一选择晶体管，位于与第一层和第二层不同的第三层上；第一位线，在第一方向上延伸，并且耦合到第一存储器单元、第二存储器单元和第一选择晶体管；第二位线，在第一方向上延伸，并且耦合到第一选择晶体管；和第一源极线，在第一方向上延伸，耦合到第一存储器单元和第二存储器单元，并且在与第一方向不同的第二方向上与第一位线分离。
[0004]根据本专利技术实施例的另一个方面，提供了存储器电路，包括：第一存储器单元数阵列，位于第一层上；第二存储器单元阵列，位于与第一层不同的第二层上；第一选择晶体管阵列，位于与第一层和第二层不同的第三层上；第二选择晶体管阵列，位于与第一层、第二层和第三层不同的第四层上；第一组位线，在第一方向上延伸，耦合到第一存储器单元阵列、第二存储器单元阵列和第一选择晶体管阵列；第二组位线，在第一方向上延伸，并通过第一选择晶体管阵列耦合到第一存储器单元阵列和第二存储器单元阵列；第一组源极线，在第一方向上延伸，耦合到第一存储器单元阵列、第二存储器单元阵列和第二选择晶体管阵列，并在与第一方向不同的第二方向上与第一组位线分离；和第二组源极线，在第一方向上延伸，并通过第二选择晶体管阵列耦合到第一存储器单元阵列和第二存储器单元阵列。
[0005]根据本专利技术实施例的又一个方面，提供了一种操作存储器电路的方法，方法包括：使能第一行选择晶体管，使能第一行选择晶体管包括：响应于第一选择线信号导通第一行选择晶体管中的第一选择晶体管，从而使第一局部位线和全局位线彼此电耦合；禁用第二行选择晶体管，禁用第二行选择晶体管包括：响应于第二选择线信号截至第二行选择晶体管中的第二选择晶体管，从而使第二局部位线和全局位线彼此电解耦；响应于第一字线信号使能第一行存储器单元；和响应于第二字线信号禁用第二行存储器单元。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1是根据一些实施例的存储器电路的透视图。
[0008]图2A是根据一些实施例的存储器电路的电路图。
[0009]图2B
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图2C是为便于说明简化的图2A的存储器电路的对应部分的对应电路图。
[0010]图3A是根据一些实施例的存储器电路的电路图。
[0011]图3B是根据一些实施例的存储器电路的波形的时序图。
[0012]图4是根据一些实施例的存储器电路的电路图。
[0013]图5A是根据一些实施例的存储器电路的电路图。
[0014]图5B是为便于说明简化的图5A的存储器电路的对应部分的对应电路图。
[0015]图6A是根据一些实施例的存储器电路的电路图。
[0016]图6B是为便于说明简化的图6A的存储器电路的对应部分的对应电路图。
[0017]图7A是根据一些实施例的存储器电路的电路图。
[0018]图7B是用于易于说明的存储器电路的对应部分的对应电路图。
[0019]图8是根据一些实施例的存储器单元器件的图。
[0020]图9是根据一些实施例的存储器单元器件的图。
[0021]图10是根据一些实施例的操作电路的方法的流程图。
具体实施方式
[0022]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0023]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作对应地解释。
[0024]根据一些实施例，存储器电路包括在第一层上的第一存储器单元、在第二层上的第二存储器单元、在第三层上的第一选择晶体管、在第四层上的第二选择晶体管、局部位线、全局位线、局部源极线和全局源极线。
[0025]在一些实施例中，局部位线耦合到第一存储器单元、第二存储器单元和第一选择晶体管。在一些实施例中，全局位线耦合到第一选择晶体管。
[0026]在一些实施例中，局部源极线耦合到第一存储器单元、第二存储器单元和第二选择晶体管。在一些实施例中，全局源极线耦合到第二选择晶体管。
[0027]在一些实施例中，全局位线通过第一选择晶体管耦合到局部位线、第一存储器单元和第二存储器单元。在一些实施例中，全局源极线通过第二选择晶体管耦合到局部源极线、第一存储器单元和第二存储器单元。
[0028]在一些实施例中，用于读取操作的第一和第二选择晶体管被使能，并且用于读取
操作的存储器电路的其他行中的其他选择晶体管被禁用。
[0029]在一些实施例中，通过使能用于读取操作的第一和第二选择晶体管，并且通过禁用用于读取操作的存储器电路的其他行中的其他选择晶体管，其他方法相比，减小了禁用的选择晶体管的局部位线/源极线的负载。在一些实施例中，通过减小局部位线/源极线负载，减少了存储器电路的总位线/源极线负载和电容，从而与其他方法相比，改进了存储器电路的预充电和感测速度。
[0030]存储器电路
[0031]图1是根据一些实施例的存储器电路100的透视图。在图1的实施例中，存储器电路100是存储器宏。
[0032]存储器电路100包括存储器单元阵列102、选择栅极阵列104和选择栅极阵列106。
[0033]存储器单元阵列102连接至选择栅极阵列104和选择栅极阵列106。存储器单元阵列102在选择栅极阵列104上方。选择栅极阵列106在存储器单元阵列1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器电路，包括：第一存储器单元，位于第一层上；第二存储器单元，位于与所述第一层不同的第二层上；第一选择晶体管，位于与所述第一层和所述第二层不同的第三层上；第一位线，在第一方向上延伸，并且耦合到所述第一存储器单元、所述第二存储器单元和所述第一选择晶体管；第二位线，在所述第一方向上延伸，并且耦合到所述第一选择晶体管；以及第一源极线，在所述第一方向上延伸，耦合到所述第一存储器单元和所述第二存储器单元，并且在与所述第一方向不同的第二方向上与所述第一位线分离。2.根据权利要求1所述的存储器电路，还包括：第一选择线，在所述第二方向上延伸，并耦合到所述第一选择晶体管；第一字线，在所述第二方向上延伸，在所述第一方向上与所述第一选择线分离，并且耦合到所述第一存储器单元；和第二字线，在所述第二方向上延伸，在所述第一方向上与所述第一字线分离，并且耦合到所述第一存储器单元。3.根据权利要求2所述的存储器电路，其中，所述第一选择晶体管包括：第一栅极、第一漏极和第一源极，所述第一栅极耦合到所述第一选择线，所述第一漏极耦合到所述第一位线，所述第一源极耦合到第二位线。4.根据权利要求3所述的存储器电路，其中，所述第一存储器单元包括：第一晶体管，具有第二栅极、第二漏极和第二源极，所述第二栅极耦合到所述第一字线，所述第二漏极通过所述第一位线耦合到所述第一漏极，所述第二源极耦合到所述第一源极线。5.根据权利要求4所述的存储器电路，其中，所述第二存储器单元包括：第二晶体管，具有第三栅极、第三漏极和第三源极，所述第三栅极耦合到所述第二字线，所述第三漏极通过所述第一位线耦合到所述第一漏极和所述第二漏极，并且所述第三源极通过所述第一源极线耦合到所述第二源极。6.根据权利要求5所述的存储器电路，还包括：第二选择晶体管，位于与所述第一层、所述第二层和所述第三层不同的第四层上，所述第一源极线还耦合到所述第二选择晶体管；第二选择线，在所述第二方向上延伸，并且耦合到所述第二选择晶体管；和第二源极线，在所述第一方向上延伸，并且耦合到所述第二...

【专利技术属性】
技术研发人员：刘逸青，黄家恩，王奕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：