半导体存储器装置以及操作该半导体存储器装置的方法制造方法及图纸

本申请公开了半导体存储器装置以及操作该半导体存储器装置的方法。一种半导体存储器装置包括存储器单元阵列、外围电路、电流感测电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路对所述多个存储器单元当中的连接到所选字线的所选存储器单元执行编程操作。电流感测电路通过对所选存储器单元执行电流感测操作来生成通过信号或失败信号。控制逻辑接收通过信号或失败信号并且控制外围电路和电流感测电路的操作。控制逻辑控制电流感测电路和外围电路基于所选存储器单元的编程进度状态来执行电流感测操作和将编程脉冲施加到所选字线的操作。到所选字线的操作。到所选字线的操作。

【技术实现步骤摘要】
半导体存储器装置以及操作该半导体存储器装置的方法


[0001]本公开涉及电子装置，更具体地，涉及一种半导体存储器装置以及操作该半导体存储器装置的方法。

技术介绍

[0002]存储器装置可按照串在半导体基板上水平布置的二维结构或者串在半导体基板上垂直层叠的三维结构形成。三维存储器装置是为了解决二维存储器装置的集成限制而设计的存储器装置，并且可包括在半导体基板上垂直层叠的多个存储器单元。

技术实现思路

[0003]根据本公开的实施方式的半导体存储器装置可包括存储器单元阵列、外围电路、电流感测电路和控制逻辑。存储器单元阵列可包括多个存储器单元。外围电路可对多个存储器单元当中的连接到所选字线的所选存储器单元执行编程操作。电流感测电路可通过对所选存储器单元执行电流感测操作来生成通过信号或失败信号。控制逻辑可接收通过信号或失败信号并且控制外围电路和电流感测电路的操作。控制逻辑可控制电流感测电路和外围电路基于所选存储器单元的编程进度状态来执行电流感测操作和对所选字线施加编程脉冲的操作。
[0004]依据根据本公开的另一实施方式的操作半导体存储器装置的方法，对所选存储器单元进行编程。该方法可包括以下步骤：将编程脉冲施加到连接到所选存储器单元的所选字线；将验证电压施加到所选字线；以及基于所选存储器单元的编程进度状态来执行电流感测操作和施加编程脉冲的操作。
附图说明
[0005]图1是示出根据本公开的实施方式的半导体存储器装置的框图。
[0006]图2是示出图1的存储器单元阵列的实施方式的图。
[0007]图3是示出图2的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
[0008]图4是示出图2的存储块BLK1至BLKz中的任一个存储块BLKb的另一实施方式的电路图。
[0009]图5是示出图1的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLKc的实施方式的电路图。
[0010]图6是示意性地示出根据实施方式的示例的页缓冲器的图。
[0011]图7是示出半导体存储器装置的存储器单元阵列、读写电路和电流感测电路的框图。
[0012]图8是示出三级单元的目标编程状态的曲线图。
[0013]图9是用于描述根据本公开的实施方式的编程操作的图。
[0014]图10是示出根据本公开的另一实施方式的编程方法的流程图。
[0015]图11是示出图10的步骤S150的实施方式的示例的流程图。
[0016]图12是示出步骤S250的实施方式的流程图。
[0017]图13是示出步骤S270的实施方式的流程图。
[0018]图14是示出参照图11至图13描述的编程方法的图。
[0019]图15是示出图10的步骤S150的另一实施方式的流程图。
[0020]图16是示出参照图15描述的编程方法的图。
[0021]图17是示出包括图1的半导体存储器装置的存储器系统的实施方式的框图。
[0022]图18是示出图17的存储器系统的应用示例的框图。
[0023]图19是示出包括参照图18描述的存储器系统的计算系统的框图。
具体实施方式
[0024]仅示出根据本说明书或申请中所公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可按照各种形式实现，描述不限于本说明书或申请中所描述的实施方式。
[0025]本公开的实施方式可提供一种具有改进的编程速度和稳定性的半导体存储器装置。
[0026]本公开的另一实施方式可提供一种具有改进的编程速度和稳定性的半导体存储器装置的操作方法。
[0027]图1是示出根据本公开的实施方式的半导体存储器装置的框图。
[0028]参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150和电流感测电路160。控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
[0029]存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL连接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读写电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元，并且可由具有垂直沟道结构的非易失性存储器单元配置。存储器单元阵列110可被配置为二维结构的存储器单元阵列。根据实施方式，存储器单元阵列110可被配置为三维结构的存储器单元阵列。此外，包括在存储器单元阵列中的多个存储器单元中的每一个可存储至少一比特数据。在实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储一比特数据的单级单元(SLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储两比特数据的多级单元(MLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储三比特数据的三级单元。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储四比特数据的四级单元。根据实施方式，存储器单元阵列110可包括各自存储五比特或更多比特数据的多个存储器单元。
[0030]地址解码器120通过字线WL连接到存储器单元阵列110。地址解码器120被配置为响应于控制逻辑140的控制而操作。地址解码器120通过半导体存储器装置100内的输入/输出缓冲器(未示出)接收地址。
[0031]地址解码器120被配置为将所接收的地址当中的块地址解码。地址解码器120根据解码的块地址来选择至少一个存储块。另外，地址解码器120在读操作期间在读电压施加操作时将电压发生器150中生成的读电压Vread施加到所选存储块的所选字线，并且将通过电压Vpass施加到剩余未选字线。另外，在编程验证操作期间，地址解码器120将电压发生器150中生成的验证电压施加到所选存储块的所选字线，并且将通过电压Vpass施加到剩余未选字线。
[0032]地址解码器120可被配置为将所接收的地址中的列地址解码。地址解码器120将解码的列地址发送到读写电路130。
[0033]半导体存储器装置100的读操作和编程操作以页为单位执行。在请求读操作和编程操作时接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一条字线。列地址由地址解码器120解码并提供给读写电路130。在本说明书中，连接到一条字线的存储器单元可被称为“物理页”。
[0034]读写电路130包括多个页缓冲器PB1至PBm。读写电路130可在存储器单元阵列110的读操作期间作为“读电路”操作，并且可在存储器单元阵列110的写操作期间作为“写电路”操作。多个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，该存储器单元阵列包括多个存储器单元；外围电路，该外围电路被配置为对所述多个存储器单元当中的连接到所选字线的所选存储器单元执行编程操作；电流感测电路，该电流感测电路被配置为通过对所述所选存储器单元执行电流感测操作来生成通过信号或失败信号；以及控制逻辑，该控制逻辑被配置为接收所述通过信号或所述失败信号并且控制所述外围电路和所述电流感测电路的操作，其中，所述控制逻辑控制所述电流感测电路和所述外围电路基于所述所选存储器单元的编程进度状态来执行所述电流感测操作和将编程脉冲施加到所述所选字线的操作。2.根据权利要求1所述的半导体存储器装置，其中，当所述所选存储器单元的所述编程进度状态对应于作为所述编程操作的开始的第一状态时，所述控制逻辑控制所述电流感测电路和所述外围电路同时执行所述电流感测操作和将所述编程脉冲施加到所述所选字线的操作。3.根据权利要求2所述的半导体存储器装置，其中，所述所选存储器单元被编程为多个目标编程状态中的任一个，并且当要执行的所述电流感测操作对应于所述多个目标编程状态当中的除了最后编程状态之外的剩余目标编程状态中的任一个时，所述控制逻辑控制所述电流感测电路和所述外围电路同时执行所述电流感测操作和将所述编程脉冲施加到所述所选字线的操作。4.根据权利要求2所述的半导体存储器装置，其中，当施加到所述所选字线的编程脉冲的数量小于预定阈值数量时，所述控制逻辑控制所述电流感测电路和所述外围电路同时执行所述电流感测操作和将所述编程脉冲施加到所述所选字线的操作。5.根据权利要求2所述的半导体存储器装置，其中，当所述所选存储器单元的所述编程进度状态对应于发生在所述第一状态之后的第二状态时，所述控制逻辑控制所述电流感测电路和所述外围电路依次执行所述电流感测操作和将所述编程脉冲施加到所述所选字线的操作。6.根据权利要求5所述的半导体存储器装置，其中，所述所选存储器单元被编程为多个目标编程状态中的任一个，并且当要执行的所述电流感测操作对应于所述多个目标编程状态当中的最后编程状态时，所述控制逻辑控制所述电流感测电路执行所述电流感测操作，然后控制所述外围电路执行将所述编程脉冲施加到所述所选字线的操作。7.根据权利要求5所述的半导体存储器装置，其中，当施加到所述所选字线的编程脉冲的数量等于或大于预定阈值数量时，所述控制逻辑控制所述电流感测电路执行所述电流感测操作，然后控制所述外围电路执行将所述编程脉冲施加到所述所选字线的操作。8.根据权利要求1所述的半导体存储器装置，其中，所述外围电路包括：地址解码器，该地址解码器被配置为将连接到所述存储器单元阵列的多条字线当中的所述所选字线解码，并且将编程电压和验证电压传送至所述所选字线；以及读写电路，该读写电路通过多条位线连接到所述存储器单元阵列并且被配置为将编程允许电压或编程禁止电压传送到所述多条位线中的每一条。
9.一种操作半导体存储器装置以对所选存储器单元进行编程的方法，该方法包括以下步骤：将编程脉冲施加到连接到所述所选存储器单元的所选字线；将验证电压施加到所述所选字线；以及基于所述所选存...

【专利技术属性】
技术研发人员：李宗勋，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：