半导体存储装置制造方法及图纸

实施方式提供能够抑制短路所引起的动作不良的半导体存储装置。实施方式的半导体存储装置具有基板、层叠体、柱状体、以及单晶体。层叠体层叠于基板上。柱状体在层叠体内沿与基板交叉的第一方向延伸。单晶体从基板向柱状体内突出，位于柱状体与基板之间。层叠体包含交替地层叠第一绝缘层与导电层而成的单元阵列区域。柱状体具有第一柱状体。第一柱状体位于单元阵列区域内，包含半导体主体和设于多个导电层与所述半导体主体之间的电荷累积膜。将导电层中的包围单晶体的外周且最靠近基板的层设为第一层，将导电层中的包围第一柱状体的外周且最靠近基板的层设为第二层。第二层以第一柱状体为基准地位于比第一层靠第一柱状体的径向的外侧。向的外侧。向的外侧。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享受以日本专利申请2020－94728号(申请日：2020年5月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。


[0003]本专利技术的实施方式涉及半导体存储装置。

技术介绍

[0004]已知有三维地层叠有存储器单元的NAND型闪存。

技术实现思路

[0005]本专利技术的实施方式提供能够抑制短路所引起的动作不良的半导体存储装置。
[0006]实施方式的半导体存储装置具有基板、层叠体、柱状体、以及单晶体。层叠体层叠于基板上。柱状体在层叠体内沿与基板交叉的第一方向延伸。单晶体从基板向柱状体内突出，位于柱状体与基板之间。层叠体包含交替地层叠第一绝缘层与导电层而成的单元阵列区域。柱状体具有第一柱状体。第一柱状体位于单元阵列区域内，包含半导体主体和设于多个导电层中的至少一个导电层与所述半导体主体之间的电荷累积膜。将导电层中的包围单晶体的外周且最靠近基板的层设为第一层，将导电层中的包围第一柱状体的外周且最靠近基板的层设为第二层。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：基板；层叠体，层叠在所述基板上；柱状体，在所述层叠体内沿与所述基板交叉的第一方向延伸；以及单晶体，从所述基板向所述柱状体内突出，位于所述柱状体与所述基板之间，所述层叠体包含交替地层叠第一绝缘层与导电层而成的单元阵列区域，所述柱状体包含半导体主体和电荷累积膜，并具有位于所述单元阵列区域内的第一柱状体，所述电荷累积膜设于多个所述导电层中的至少一个所述导电层与所述半导体主体之间，将所述导电层中的包围所述单晶体的外周且最靠近所述基板的层设为第一层、将所述导电层中的包围所述第一柱状体的外周且最靠近所述基板的层设为第二层时，所述第二层以所述第一柱状体为基准地位于比所述第一层靠所述第一柱状体的径向的外侧。2.根据权利要求1所述的半导体存储装置，沿所述第一柱状体的外侧面延伸的第一虚拟面与所述第二层的内周面的距离和所述第一虚拟面与所述第一层的内周面的距离之差为11nm以下。3.根据权利要求2所述的半导体存储装置，所述第一虚拟面与所...

【专利技术属性】
技术研发人员：佐藤泰辅，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：