存储器及其形成方法技术

本发明专利技术涉及一种存储器及其形成方法，所述存储器的形成方法包括：提供一衬底、形成于所述衬底之上的存储堆叠结构、贯穿所述存储堆叠结构的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成导电层，连接所述共源极，所述导电层作为共源极接触部。上述方法有利于提高存储器的性能。述方法有利于提高存储器的性能。述方法有利于提高存储器的性能。

【技术实现步骤摘要】
存储器及其形成方法


[0001]本专利技术涉及半导体
，尤其涉及一种存储器及其形成方法。

技术介绍

[0002]近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
[0003]3D NAND存储器，包括衬底及形成与衬底表面的存储器堆叠结构，所述存储堆叠结构内形成有贯穿至衬底表面的沟道柱结构，形成竖直排列的存储串，存储串底部为底部选择晶体管(BSG)，存储堆叠结构内还形成有贯穿至衬底的共源极接触部，所述共源极接触部底部衬底内形成有共源极掺杂区，底部选择晶体管(BSG)通过所述共源极掺杂区连接至后端互连电路。
[0004]共源极接触部(ACS)通常使用全钨填充、或者多晶硅和钨填充。但是，目前存在如下问题：全钨填充的应力太高，会导致后续制程受到很大影响；而多晶硅和钨填充虽然能够降低应力，但是由于多晶硅电阻较大，会使得共源极接触部(ACS)的电阻偏高，影响存储器性能。

技术实现思路

[0005]本专利技术所要解决的技术问题是，提供一种存储器及其形成方法，可以降低共源极接触部的应力。
[0006]本专利技术提供一种存储器的形成方法，其包括：提供一衬底、形成于所述衬底之上的存储堆叠结构、贯穿所述存储堆叠结构的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成导电层，连接所述共源极，所述导电层作为共源极接触部。
[0007]可选地，在所述减薄后的衬底背面形成导电层，连接所述共源极，所述导电层作为共源极接触部的步骤进一步包括如下步骤：在所述减薄后的衬底背面形成介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极；在所述开口内填充所述导电层，连接所述共源极，所述导电层作为共源极接触部。
[0008]可选地，对所述衬底背面进行减薄的步骤中，暴露出形成在所述衬底内的介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极；在所述开口内填充导电层，连接所述共源极，所述导电层作为共源极接触部。
[0009]可选地，所述衬底包括体硅层、介质层、薄硅层组层，所述介质层形成在体硅层和薄硅层之间。
[0010]可选地，所述暴露出形成在所述衬底内的介质层的方法包括：去除所述衬底中的
体硅层结构，直至暴露出所述介质层。
[0011]可选地，所述隔离墙底部的衬底内形成有共源极掺杂区。
[0012]可选地，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。
[0013]可选地，提供一存储基底，所述存储基底包括所述衬底、形成于所述衬底之上的存储堆叠结构、贯穿所述存储堆叠结构的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极。
[0014]可选地，所述存储基底的形成方法包括：提供所述衬底，在所述衬底之上形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的绝缘层和牺牲层；形成贯穿所述初始堆叠结构的沟道柱结构；形成贯穿所述初始堆叠结构的栅线隔槽；对所述栅线隔槽底部的衬底进行掺杂，形成共源极；沿所述栅线隔槽去除所述牺牲层；在相邻的绝缘层之间形成控制栅层；填充所述栅线隔槽，形成隔离墙。
[0015]可选地，还包括：提供电路基底，在对所述衬底背面进行减薄之前，将所述存储基底正面与所述电路基底正面键合连接。
[0016]可选地，所述开口的宽度小于或等于所述共源极掺杂区的宽度。
[0017]可选地，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构部顶部的位线。
[0018]本专利技术还提供一种存储器，其包括：衬底、形成于所述衬底之上的存储堆叠结构、贯穿所述存储堆叠结构的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极；位于所述衬底背面连接至所述共源极的导电层，所述导电层作为共源极接触部。
[0019]可选地，所述共源极包括共源极掺杂区。
[0020]可选地，还包括：介质层，所述介质层位于所述衬底背面，所述导电层位于所述介质层内。
[0021]可选地，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。
[0022]可选地，还包括存储基底，所述存储基底包括衬底、形成于所述衬底之上的存储堆叠结构、贯穿所述存储堆叠结构的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极。
[0023]可选地，还包括：电路基底，所述存储基底正面与所述电路基底正面键合连接。
[0024]可选地，所述导电层的宽度小于或等于所述共源极掺杂区的宽度。
[0025]可选地，所述存储基底正面的存储堆叠结构顶部还形成有连接沟道柱结构顶部的位线。
[0026]本专利技术的存储器的形成方法，在衬底的背面形成导电层连接共源极，与存储堆叠结构位于衬底的两侧，提高了存储堆叠结构中的控制栅层与所述导电层之间的隔离性能，避免出现控制栅层与共源极接触部之间发生漏电问题。
[0027]进一步的，由于衬底背面的介质层的厚度较小，所述导电层的厚度自然也较低，从而有利于降低所述导电层的电阻，减小对共源极施加源极电压时的功耗。且当所述导电层采用钨等金属材料时，由于导电层厚度较低，对存储基底产生的应力也较少，可以避免存储器由于应力导致结构发生变化，从而可以提高存储器的可靠性。且由于所述导电层在整个存储器的正面结构形成之后形成，可以通过在衬底背面再进行薄膜沉积等方式，对导电层产生的应力进行调整。
附图说明
[0028]图1至图5为本专利技术一具体实施方式的存储器的形成过程的结构示意图；
[0029]图6A至图6B为本专利技术一具体实施方式的存储器的形成过程的结构示意图。
具体实施方式
[0030]下面结合附图对本专利技术提供的存储器及其形成方法的具体实施方式做详细说明。
[0031]请参考图1，提供一存储基底，所述存储基底包括：衬底100以及形成于所述衬底正面的存储堆叠结构；所述存储堆叠结构内还形成有贯穿至衬底表面的沟道柱结构130、贯穿所述初始堆叠结构至衬底表面的隔离墙140；所述隔离墙140底部的衬底100内形成有共源极，所述共源极包括共源极掺杂区141。
[0032]所述衬底100可以为半导体材料，例如为单晶硅衬底、单晶锗衬底、SOI(绝缘体上硅)衬底或GOI(绝缘体上锗)衬底等，所述衬底100还可以为n型掺杂或p型掺杂。本领域技术人员可以根据实际需求选择合适的材料作为衬底，在此不作限定。该具体实施方式中，所述衬底100为绝缘体上硅衬底，包括体硅层111，介质层112以及位于介质层112表面的薄硅层113。所述薄硅层113的表面作为衬底100的正面。
[0033]所述存储堆叠结构包括交替堆叠的绝缘层121和控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器的形成方法，其特征在于，包括：提供一衬底、形成于所述衬底之上的存储堆叠结构、贯穿所述存储堆叠结构的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极；对所述衬底背面进行减薄；在所述减薄后的衬底背面形成导电层，连接所述共源极，所述导电层作为共源极接触部。2.根据权利要求1所述的存储器的形成方法，其特征在于，在所述减薄后的衬底背面形成导电层，连接所述共源极，所述导电层作为共源极接触部的步骤进一步包括如下步骤：在所述减薄后的衬底背面形成介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极；在所述开口内填充所述导电层，连接所述共源极，所述导电层作为共源极接触部。3.根据权利要求1所述的存储器的形成方法，其特征在于，对所述衬底背面进行减薄的步骤中，暴露出形成在所述衬底内的介质层；刻蚀所述介质层，形成开口，所述开口暴露出所述衬底内的共源极；在所述开口内填充导电层，连接所述共源极，所述导电层作为共源极接触部。4.根据权利要求3所述的存储器的形成方法，其特征在于，所述衬底包括体硅层、介质层、薄硅层组层，所述介质层形成在体硅层和薄硅层之间。5.根据权利要求3所述的存储器的形成方法，其特征在于，所述暴露出形成在所述衬底内的介质层的方法包括：去除所述衬底中的体硅层结构，直至暴露出所述介质层。6.根据权利要求1所述的存储器的形成方法，其特征在于，所述隔离墙底部的衬底内形成有共源极掺杂区。7.根据权利要求1所述的存储器的形成方法，其特征在于，所述存储堆叠结构包括交替堆叠的绝缘层和控制栅层。8.根据权利要求1所述的存储器的形成方法，其特征在于，提供一存储基底，所述存储基底包括所述衬底、形成于所述衬底之上的存储堆叠结构、贯穿所述存储堆叠结构的沟道柱结构和隔离墙，所述隔离墙底部的衬底内形成有共源极。9.根据权利要求8所述的存储器的形成方法，其特征在于，所述存储基底的形成方法包括：提供所述衬底，在所述衬底之上形成初始堆叠结构，所述初始堆叠结构包括交替堆叠的...

【专利技术属性】
技术研发人员：刘毅华，刘峻，范鲁明，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：