基于可编程逻辑器件的NAND闪存启动装置制造方法及图纸

本实用新型专利技术涉及一种基于可编程逻辑器件的ＮＡＮＤ闪存启动装置，包括ＮＡＮＤ闪存，其还包括与所述ＮＡＮＤ闪存连接的ＮＡＮＤ闪存控制器，用于将ＮＡＮＤ闪存的ＮＡＮＤ接口转换为ＳＲＡＭ接口。所述ＮＡＮＤ闪存控制器包括指令发生单元以及与所述指令发生单元连接的数据缓存单元、地址译码单元、忙闲指示单元、坏块探测单元。本实用新型专利技术旨在解决现有技术需要将ＮＯＲ闪存或ＳＤＲＡＭ与ＮＡＮＤ闪存集成在一个芯片内才能提供ＳＲＡＭ接口的缺陷，通过增加ＮＡＮＤ闪存控制器来利用ＮＡＮＤ闪存实现启动，只需要单片ＮＡＮＤ闪存就可完成ＮＡＮＤ接口到ＳＤＲＡＭ接口的转换，同时支持代码和数据的存取。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及NAND闪存，更具体地说，涉及一种基于可编程逻辑器件 的NAND闪存启动装置。
技术介绍
NAND闪存与NOR闪存是目前嵌入式系统中两种主要的闪存技术。与NOR 闪存相比，NAND闪存具有低成本、大容量的优势，但同时由于NAND闪存不能 支持片内程序执行，因此通常用作数据存取，而NOR闪存则作为ROM来存储程 序。因此通常在嵌入式系统中同时要使用NOR闪存和NAND闪存，而无法充分 利用NAND闪存的成本优势。另外，有些处理器不支持NAND闪存接口，也只能 用NOR闪存来存取数据和代码。有些公司采取了一些变通的方法，如增加一颗 NAND闪存控制器，提供其它广泛使用的接口，如SD、 USB接口，但其系统结 构复杂，并且不易支持系统启动，同时也要求CPU支持SD或USB接口。另外 一些应用中，接口芯片提供SRAM接口，片内除了 NAND闪存控制器，还有SRAM 緩存，以支持启动功能。以上这两种方法本质上是将NOR闪存或SDRAM与NAND 闪存集成在一个芯片内，系统体系结构并没有改变。
技术实现思路
本技术要解决的技术问题在于，针对现有技术只能用NAND闪存来做 数据存储，必须要用到NOR闪存来存取代码，而且需要将NOR闪存或SDRAM 与NAND闪存集成在一个芯片内才能提供SRAM接口的缺陷，提供一种基于可编 程逻辑器件的NAND闪存启动装置来利用NAND闪存实现启动，如此只需要单片 NAND闪存就可完成NAND接口到SDRAM接口的转换，同时支持代码和数据的存 取。本技术解决其技术问题所采用的技术方案是构造一种基于可编程逻 辑器件的NAND闪存启动装置，包括NAND闪存，其还包括与所述NAND闪存连 接的NAND闪存控制器，用于将NAND闪存的NAND接口转换为SRAM接口。在本技术所述的NAND闪存启动装置中，所述NAND闪存控制器包括用 于根据输入的SRAM控制信号SR-CTRL产生NAND控制信号NA—CTRL的指令发生 单元以及与所述指令发生单元连接的用于将SRAM数据总线SR-DATA緩存并送到NAND数据总线NA—10的数据緩存单元；用于将SRAM地址总线SR-ADDR译码并复用到NAND数据总线NA—10的地址 译码单元；用于通过输入忙闲指示信号NA-BUSY产生总线等待SR-WAIT控制信号的忙 闲指示单元；及用于在系统启动时寻找第一个功能完好的启动代码块的坏块探测单元。在本技术所述的NAND闪存启动装置中，所述NAND闪存控制器为可编 程逻辑器件CPLD或FPGA。在本技术所述的NAND闪存启动装置中，所述SRAM控制信号SR-CTRL 表示一组信号，包括片选信号SR-CS、读使能信号SR-RD、写使能信号SR-WR 和地址锁存信号SR-ALE。在本技术所述的NAND闪存启动装置中，所述NAND控制信号NA—CTRL 表示一组信号，包括片选信号M_CS、命令锁存信号NA-CLE、地址锁存信号 NA_ALE、读4吏能信号NA_RD和写使能信号NA—WR。实施本技术的基于可编程逻辑器件的NAND闪存启动装置，具有以下 有益效果1、 将NAND闪存总线转换为SRAM总线接口 ，佳_得NAND闪存可以与绝大多 数处理器连接，极大的扩大了 NAND闪存的应用范围；2、 系统可以直接从NAND闪存启动，省去了N0R闪存，显著的降低成本；3、 通过调整SRAM地址到NAND地址空间的映射关系可以避开坏块区i或；4、 可以针对特定的嵌入式系统，接口转换模块配置合适的参数，达到最佳效果；5、利用电路中可编程逻辑的冗余资源，几乎不增加成本。附图说明下面将结合附图及实施例对本技术作进一步说明，附图中图1是本技术基于可编程逻辑器件的NAND闪存启动装置的结构示意图2是本技术基于可编程逻辑器件的NAND闪存启动装置的NAND闪存 控制器的结构示意图3是本技术基于可编程逻辑器件的NAND闪存启动装置的实际应用 之一的逻辑框图4是本技术基于可编程逻辑器件的NAND闪存启动装置的实际应用 之二的逻辑框图。具体实施方式如图1所示，本技术的基于可编程逻辑器件的NAND闪存启动装置与 处理器1连接，其包括NAND闪存3以及与NAND闪存3连4姿的NAND闪存控制 器2, NAND闪存控制器2用于将NAND闪存3的NAND接口转换为SRAM接口。 NAND闪存控制器2为可编程逻辑器件CPLD或FPGA,即现场可编程门阵列或复 杂可编程逻辑器件。几乎所有的嵌入式处理器都会提供SRAM总线接口 ，用于支持外部RAM/ROM 存储设备的扩展，每一个访问周期可分为地址周期和数据周期两部分。NAND 闪存3的接口不同于SRAM总线接口，每个访问周期则分为命令周期、地址周 期和数据周期三部分，因此它不支持随 bL访问。本技术利用〗氐成本的可编程逻辑器件，如CPLD或FPGA,通过NAND 闪存控制器2实现SRAM接口 ，完成SRAM接口到NAND接口的转换，使得处理 器1可以仅用两周期的访问指令随机访问NAND闪存3,从而可以直接从NAND 闪存运行引导代码来启动系统。同时根据不同的系统要求，灵活的调整NAND闪存控制器2的参数，通过增减逻辑门的数量，满足成本/复杂性的约束条件。 特别是在应用到CPLD/FPGA的场合，可以利用CPLD/FPGA的冗余资源来实现这 一转换，可以不增加任何成本。如图2所示，所述NAND闪存控制器包括指令发生单元8以及与指令发生 单元8连接的数据緩存单元4、地址译码单元5、忙闲指示单元6、坏块探测 单元7。指令发生单元8用于才艮据输入的SRAM控制信号SR-CTRL产生NAND控 制信号NA-CTRL，数据緩存单元4用于将SRAM数据总线SR—DATA緩存并送到 NAND数据总线NA_I0，地址译码单元5用于将SRAM地址总线SR-ADDR译码并 复用到NAND数据总线NA_I0，忙闲指示单元6用于通过输入忙闲指示信号 NA-BUSY产生总线等待SR-WAIT控制信号，坏块探测单元7用于在系统启动时 寻找第一个功能完好的启动代码块。SRAM控制信号SR-CTRL表示一组信号， 包括片选信号SR-CS、读使能信号SR-RD、写使能信号SR-WR和地址锁存信号 SR-ALE。 NAND控制信号NA-CTRL表示一组信号，包括片选信号NA-CS、命令锁 存信号NA-CLE、地址锁存信号NA—ALE、读使能信号NA—RD和写使能信号NA—WR。NAND Flash启动分为坏块探测和运4亍启动代码两个阶,爻在系统复位期 间，指令发生单元8控制坏块探测单元7扫描NAND闪存3的坏块标记，从块 0开始，然后依次是块1、块2……，把扫描到的第一个好的块地址作为启动 代码的初始地址；在系统复位结束之后，处理器1会产生读控制命令，从第一 个字节开始读取启动代码的内容。NAND闪存控制器2将才艮据输入的控制信号 SR-CTRL在命令周期驱动NA—10和NA-CTRL产生NAND读命令，同时将地址进 ;ff泽码并产生地址周期，然后在数据周期将NAND闪存3的数据放入数据緩存 单元4，最后NAND闪存控制器2控制总线等待SR—WAIT控制信号通知本文档来自技高网...

【技术保护点】
一种基于可编程逻辑器件的ＮＡＮＤ闪存启动装置，包括ＮＡＮＤ闪存（３），其特征在于，还包括与所述ＮＡＮＤ闪存（３）连接的ＮＡＮＤ闪存控制器（２），用于将ＮＡＮＤ闪存（３）的ＮＡＮＤ接口转换为ＳＲＡＭ接口。

【技术特征摘要】
1、一种基于可编程逻辑器件的NAND闪存启动装置，包括NAND闪存(3)，其特征在于，还包括与所述NAND闪存(3)连接的NAND闪存控制器(2)，用于将NAND闪存(3)的NAND接口转换为SRAM接口。2、 根据权利要求1所述的NAND闪存启动装置，其特征在于，所述NAND 闪存控制器(2)包括用于根据输入的SRAM控制信号SR-CTRL产生MND控制信 号NA_CTRL的指令发生单元(8)以及与所述指令发生单元(8)连接的用于将SRAM数据总线SR-DATA緩存并送到NAND数据总线NA_ 10的数据緩 存单元(4);用于将SRAM地址总线SR-ADDR译码并复用到NAND数据总线NA_I0的地址 译码单元(5);用于通过输入忙闲指示信号NA-BUSY产生总线等待S...

【专利技术属性】
技术研发人员：吴江东，范世杰，游江，鲁礼元，
申请(专利权)人：浩通科技深圳有限公司，
类型：实用新型
国别省市：94[中国|深圳]