具有加倍数据传输速率的半导体存储器及操作方法技术

本发明专利技术涉及具有加倍数据传输速率的半导体存储器操作方法。根据本发明专利技术，数据读取及写入存取被分为在两个存储器组进行。其中第一存储器组以相关于第二存储器组的操作时脉偏移０．５个时钟脉冲的时钟脉冲操作，并且在两个存储器组的输出端合并的部份数据流形成具有加倍频率的数据流。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
当分别读取及写入数据时，为操作具有加倍数据传输速率的半导体存储器，迄今个别存取已被回溯至单倍传输速率存取(在此
，名称“单倍数据传输速率”亦被称为“单倍数据率或SDR”，且名称“加倍数据传输速率”亦被称为“加倍数据传输速率或DDR”)。亦即，例如当读取时，具有加倍数据长度的内部存取操作在单倍频率被作动，接着内部数据项的前半段随着时钟脉冲信号的上升边沿被输出，且内部数据项的后半段随着时钟脉冲信号的下降边沿被输出。当写入时，此顺序被倒反。数据项由在输入侧的时钟脉冲信号的上升及下降边沿被收集，内部地合并以形成加倍长度的数据项且以加倍长度被依序内部地写入至存储器组(数组)。操作具加倍传输速率的半导体存储器的现有技术方法具分别在读取或写入存取操作期间不均匀电流消耗的缺点，而且，存储器组必须供应加倍的数据量为一个问题。
技术实现思路
本专利技术目的为提供一种起初所提及形式的方法，其提供一种加倍数据传输速率并确保均匀电流消耗及不需存储器组的额外负担。此目的由权利要求1的特征达到。权利要求2订定一种进行根据本专利技术方法的较佳电路。从属权利要求订定本专利技术的有利发展。在所讨论方法中，本专利技术据此提供要在两个存储器组间分享的数据读取及写入存取，其中的第一存储器组，其以相关于另一个、即第二存储器组的操作时钟脉冲偏移半个时钟脉冲脉冲的时钟脉冲操作，及要在两个存储器组的输出端合并的部份数据流以形成具加倍频率的数据。换言之，根据本专利技术方法以一半数据长度在加倍频率操作，然而根据现有技术的方法以加倍数据长度在单倍频率操作。将存取在两个存储器组分享的结果，根据本专利技术方法确保在读取或写入存取操作期间电流的更均匀分布。本专利技术的进一步优点为，与现有技术相反，单一存储器组不需提供加倍数据量。最后，根据本专利技术方法的优点为其可使用如用于SDR或单倍数据传输速率的相同存储器组结构。本专利技术的有利发展提供在读取存取期间得自外部时钟脉冲信号的上升边沿及在写入存取期间得自外部时钟脉冲信号的下降边沿的第二存储器组的时钟脉冲，且第一存储器组的时钟脉冲在读取存取期间系得自外部时钟脉冲信号的下降边沿及在写入存取期间得自外部时钟脉冲信号的上升边沿。进行根据本专利技术方法的有利电路包括一个时钟脉冲控制单元(其自外部时钟脉冲信号产生第一存储器组的操作时钟脉冲及第二存储器组的操作时钟脉冲)，及第一多任务器以合并来自两个存储器组的两个部份数据流。该电路的有利发展包括读取存取的一个第二多任务器，该第二多任务器具施用于其的输入数据及产生两个存储器组的同步信号，且该两个多任务器由两个存储器组的时钟脉冲信号被计时。附图说明本专利技术由实例并参考附图于下文更详细说明；附图钟的唯一附图显示进行根据本专利技术方法的电路的优选具体实施例的方框图。具体实施例方式在半导体存储器的两个存储器组被说明于图中且以参考数字10及11表示，根据本专利技术，数据读取及写入存取以数据在两个存储器组10及11间分享的此种方式被作动。在此情况下，第一存储器组10以相关于另一个、即第二存储器组11的操作时钟脉冲偏移半个时钟脉冲脉冲的时钟脉冲操作，及部份数据流在两个存储器组10、11的输出端合并的以形成具加倍频率的数据流。一个时钟脉冲控制单元12被提供以使用被施用于该时钟脉冲控制单元的外部信号cmd及外部时钟脉冲信号clk进行控制两个存储器组10、11的目的，时钟脉冲控制单元12使用这些输入信号以得到第二存储器组11的时钟脉冲信号cmd1及时钟脉冲信号cmd1加cmd1/2。第一多任务器13被用于合并在存储器组10及11的输出的部份数据流。第二多任务器14被用于将输入数据流分为两个部份流。由存储器组10及11的部份数据流被施用于多任务器13，第二存储器组的时钟脉冲信号cmd1及第一存储器组10的时钟脉冲信号cmd1+cmd1/2亦施用于第一多任务器13。输入数据被施用于第二多任务器14的输入以进行写入存取的目的，第二存储器组11的时钟脉冲信号cmd1及第一存储器组10的时钟脉冲信号cmd1+1/2cmd1亦同样地被施用于第二多任务器14。已被施用于第一存储器组10及第二存储器组11的同步信号于第二多任务器14的输出被提供。以下由解释于上的电路达到在写入存取操作期间，其以数据在两个存储器组10及11间分享的此种方式被作动，第一存储器组响应外部时钟脉冲信号clk的下降边沿而操作，且第二存储器组响应外部时钟脉冲信号clk的上升边沿而操作。在读取期间，于数据存储器10及11的输出所提供的部份数据流，在时钟脉冲控制单元12的控制下，由多任务器13合并，且多任务器14，在内部时钟脉冲信号的协助下以形成一半原始数据长度及具双倍频率的数据流。为简化目的，本专利技术已如上解释加倍数据传输速率。然而，本专利技术观念未被限制于此，而是，本专利技术观念亦可被施用于n(n＝2、4、8等)倍的数据传输速率，且数据读取及写入存取据此在数目n个存储器组间分享。本文档来自技高网...

【技术保护点】
一种操作具有加倍数据传输速率的半导体存储器的方法，其特征在于：数据读取及写入存取被分在两个存储器组（１０、１１）进行，其中的第一存储器组（１０）以相关于另一个、即第二存储器组（１１）的操作时钟脉冲偏移半个时钟脉冲脉冲的时钟脉 冲而操作，并且部份数据流在该两个存储器组（１０、１１）的输出端合并以形成具有加倍频率的数据流。

【技术特征摘要】
DE 2001-4-7 10117614.71.一种操作具有加倍数据传输速率的半导体存储器的方法，其特征在于数据读取及写入存取被分在两个存储器组(10、11)进行，其中的第一存储器组(10)以相关于另一个、即第二存储器组(11)的操作时钟脉冲偏移半个时钟脉冲脉冲的时钟脉冲而操作，并且部份数据流在该两个存储器组(10、11)的输出端合并以形成具有加倍频率的数据流。2.根据权利要求1所述的方法，其特征在于在读取存取期间，该第二存储器组(11)的时钟脉冲来自外部时钟脉冲信号的上升边沿，及在写入存取期间，来自外部时钟脉冲信号的下降边沿，并且该第一存储器组(10)的时钟脉冲在读取存取期间...

【专利技术属性】
技术研发人员：R凯塞，H施奈德，F沙姆伯格，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]