提供用于闪存的丛发模式存取的方法技术

本发明专利技术说明一种丛发模式装置用以提供丛发模式存取在闪存中的多个数据字符。该丛发模式装置包含第一电路（２１６，２２０）、连接至该第一电路（２１６，２２０）的控制电路（２１０）与藉由控制电路（２１０）而选择性连接至该第一电路（２１６，２２０）的数据缓冲器（２３６，２３８）。该第一电路（２１６，２２０）存取多个数据字符，而开始于第一数据字符与第二数据字符的起始存取。该控制电路（２１０）产生含有脉冲及第二信号的时序信号。当完成该第一数据字符与该第二数据字符的起始存取时，则产生第二信号。该第一电路（２１６，２２０）随着该初始存取而进行该多个数据字符的后继存取以响应该第二信号与该时序信号。数据缓冲器具有输出端并于输出端产生该第一数据字符且于输出端以每一个依随起始时间周期的时序信号的连续脉冲来连续产生该第二数据字符与后继的数据字符。该后继数据字符对应至该多个数据字符的后继存取。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储装置。尤其本专利技术涉及一种用于闪存的丛发装置(burst architecture)。
技术介绍
快闪随机存取内存(RAM)即所谓的闪存，它是一种使用具有浮动栅的存储单元设计的非挥发性储存形式。高电压施加于存储单元输入端以写入或储存电荷于浮动栅或是由浮动栅擦除或移除电荷。写入是藉由热电子转移以放置电荷于浮动栅而产生，而擦除则是利用Fowler-Nordheim穿透，其中电子穿透薄的介质材料，降低于浮动栅上的电子电荷量。擦除单元使单元的逻辑值为“1”，而写入单元使逻辑值为“0”。除了写入或擦除操作之外，闪存操作类似随机可存取只读存储器(ROM)。在习知上，包含闪存储存单元与支持逻辑/电路的闪存芯片，是藉由在基板上制造半导体材料层及复晶硅内联机层以及第一及第二金属层而产生。将会了解的是有许多集成电路制造技术，包含更多或更少层，可应用于本专利技术。闪存必须面对需要不断地提升系统效能的标准。而欲提升闪存效能的机会所存在的领域在于丛发模式闪存。因此实现能够改善丛发模式操作的高效能闪存将是极具价值的。附图说明图1说明于内存中的例示性丛发模式存取功能的基本操作的时序图；图2为依据本专利技术的较佳实施例的结合例示性丛发模式装置的内存的方块图；图3为说明图2的例示性丛发模式装置的基本操作的时序图；图4为依据图2的内存的例示性有效地址缓冲器的电路图；图5为依据图2的内存的例示性时钟缓冲器的电路图；图6为依据图2的内存的例示性时序控制电路的电路图；图7为依据图2的内存的地址缓冲区块的电路图；图8为依据图7的地址缓冲区块的例示性地址缓冲部分的电路图；图9为依据图7的地址缓冲区块的特定设计用于地址的最低有效位的例示性地址缓冲部分的电路图；图10为依据图2的内存的例示性时钟计数器电路的电路图；以及图11为依据图2的内存用于说明例示性的感测、闩锁与输出电路的电路图。具体实施例方式闪存需要面对不断地提升系统效能的标准。不欲提升闪存效能的机会所存在的领域在于丛发模式闪存。于此所描述的本专利技术较佳实施例实现能够改善丛发模式操作的高效能闪存。在一般的条件下，丛发模式操作包含产生数据，最好是以数据字符(data words)的形式产生于与时钟或是时序信号同步的内存的输出。该数据所存放的核心存储包的位置是经由核心单元地址与译码逻辑来做存取。在丛发模式操作中，起始地址是提供给内存或是主内存产生。一般对应至核心单元位置的后继地址是由内存内部所产生。而非由内存从内存外部来源所接收。最后，储存在对应于这些初始及后继的内部产生地址的核心单元中的数据字符形式的数据将产生于与时序信号同步的内存的输出端。图1说明于内存中的例示性丛发模式存取功能的基本操作的时序图。在丛发操作的例子中，起始地址表示内存的输入并且于图1中以信号ADDRESS表示。通常，起始地址是多重位信号。响应于有效起始地址的ADDRESS VALID信号一般为高电位，但是会降为低电位以显示有效的起始地址已传递至内存。因此ADDRESS VALID信号是低电位致动信号。CLOCK信号提供时序(timing)给丛发操作。图1所示的CLOCK信号的时钟脉冲分别标示为C-1、C0、C1、C2、C3、C4，与C5。DATA信号代表显现于内存输出端的数据。通常，输出端的每一位均对应至储存于内存的核心存储单元的数据。DATA信号一般为对应至储存于内存之一系列核心存储单元中的数据的多位信号。图1中的交叉区域代表一种不考虑(don’t care)区域的边界，其中DATA信号值是不固定的且/或与电路操作无关。内存的整体操作是对应作用在内存输入端的有效起始地址来进行。ADDRESS VALID信号于ADDRESS VALID信号的下降缘时加载给定的有效起始ADDRESS信号至内存。于CLOCK信号的时钟脉冲C0的上升缘时，起始地址闩锁或储存于内存中，例如地址缓冲器。在ADDRESS VALID信号降为低电位致动后，于CLOCK信号的第一下降缘时，于此例子中，则时钟脉冲C0的下降缘，即ADDRESS VALID信号升至重置状态的高电位值。ADDRESS VALID信号下降缘与CLOCK信号的时钟脉冲C4的上升缘之间的时间周期称为起始状态。在起始状态期间，内存须准备好丛发操作。起始状态将包含固定数目N的时钟脉冲N。随着N个时钟脉冲(在图1中，数目N为4)之后，数据字符于每个CLOCK信号的上升缘时由内存计出。N个时钟脉冲最好是由系统预设。为了使系统适当运作，在时钟脉冲C4的上升缘之前第一数据D0应该先准备好并有效使得系统能于时钟脉冲C4的上升缘之时或之后送出第一笔数据D0。而在时钟脉冲C5下降缘之前第二笔数据D1应该准备好。同样地，在CLOCK信号的下一个时钟脉冲(未标示于图1)的上升缘之前第三笔数据D2应该准备好。本较佳实施例与其它实施例及相关变更有效地提供了实现此丛发模式功能的装置。今参考图2，该图显示内存200的方块图。在该说明的实施例中，该内存200是配置为以互补金氧半导体(CMOS)集成电路形式用于储存数字数据的闪存。然而，该内存200可采用任何其它适当的形式，而且事实上此处所述的原理可应用于任何其它适当的电路，其中电路的部分效能包含丛发模式操作。依据本专利技术的较佳实施例该内存200结合例示性丛发模式装置。该内存200包含核心单元阵列202，译码器204，有效地址缓冲器206，地址缓冲区块208，时序控制电路210，时钟计数器电路212，时钟缓冲器214，起始于A/ALO216且结束于S/ALM220的第一序列感测放大器，起始于S/AHO218且结束于S/AHM222的第二序列感测放大器，起始于LATCHLO224与LATCHHO226且结束于LATCHLM228与LATCHHM230的序列闩锁器，起始于MO232且结束于MM234的序列数据多任务器，及起始于OUTBUFO236且结束于OUTBUFM238的序列输出缓冲器。输入信号PD是一种中断信号用以中断内存200。尤其，输入信号PD是作用于内存200的输入端，最好是外部输入端，而且输入信号PD是由有效地址缓冲器206，地址缓冲区块208，与时钟缓冲器214所接收。当输入信号PD处于逻辑高电位时，该输入信号PD有效地禁能(disable)各缓冲器电路206、208、214。最好当输入信号PD处于逻辑低电位时，内存200与各缓冲器电路206、208、214将受到致能(enable)。时钟或时序信号CLK作用施加于内存200的输入端，最好是外部输入端，并于时钟缓冲器214接收。举例而言，时钟信号CLK可连接至外接于内存的系统或外微处理器的时钟操作。最好，CLK信号提供基本时序与内部工作频率给内存200。于此所述，最好，其它时钟或时序信号由时钟信号整体或部分来产生。举例而言，CLK信号是由时钟缓冲器214所产生的时序信号，而且该时钟信号也提供给时钟计数器电路212与有效地址缓冲器206。当输入信号PD处于逻辑低电位而且内存200致能时，CLKC信号是依随CLK信号。有效地址信号ADV是施加于内存200的输入端，最好是外部输入端，而且是在有效地址缓冲器206所接收。ADV信号显示是否起始地址信号ADD实时施加于内存200及是否起始地址信本文档来自技高网...

【技术保护点】
一种用以提供丛发模式存取在内存中的多个数据字符的丛发模式装置，该装置包括：用以存取多个数据字符的第一电路，该电路开始于第一数据字符与第二数据字符的起始存取；连接至该第一电路并产生具有多个脉冲的时序信号的控制电路，并且当该第一数据字符 与该第二数据字符的起始存取完成时产生第二信号，其中该第一电路以该多个数据字符的后继存取跟随着该起始存取以响应第二信号与时序信号；以及具有输出端且藉由该控制电路选择性连接至该第一电路的数据缓冲器，该数据缓冲器于输出端产生该第一数据字符并且 以每一个跟随时间起始周期的时序信号的连续脉冲于输出端来连续产生该第二数据字符及后继的数据字符，该后继的数据字符对应于多个数据字符的后继存取。

【技术特征摘要】
US 2000-5-31 60/208,652;US 2001-4-9 09/829,5181.一种用以提供丛发模式存取在内存中的多个数据字符的丛发模式装置，该装置包括用以存取多个数据字符的第一电路，该电路开始于第一数据字符与第二数据字符的起始存取；连接至该第一电路并产生具有多个脉冲的时序信号的控制电路，并且当该第一数据字符与该第二数据字符的起始存取完成时产生第二信号，其中该第一电路以该多个数据字符的后继存取跟随着该起始存取以响应第二信号与时序信号；以及具有输出端且藉由该控制电路选择性连接至该第一电路的数据缓冲器，该数据缓冲器于输出端产生该第一数据字符并且以每一个跟随时间起始周期的时序信号的连续脉冲于输出端来连续产生该第二数据字符及后继的数据字符，该后继的数据字符对应于多个数据字符的后继存取。2.如权利要求1所述的丛发模式装置，进一步包括连接至该控制电路的时钟计数器电路，以藉由计数该时序信号的起始脉冲数来量测时间的起始周期。3.如权利要求1所述的丛发模式装置，进一步包括连接并响应用以递增对应至该第一数据字符与该第二数据字符的起始地址的控制电路的地址缓冲电路，以产生接续该起始地址的后继地址，跟随着该起始地址，该第一电路使用该后继地址以存取该多个数据字符。4.如权利要求1所述的丛发模式装置，其中多个数据字均储存于内存的多个核心存储单元中。5.一种用以提供丛发模式存取在内存中的多个数据字符的丛发模式装置，该装置包括控制电路；用以存取多个数据字符的第一序列数据字符的第一序列感测放大器，该第一序列感测放大器连接至控制电路，其中利用第一序列感测放大器该第一序列数据字符每次存取一个数据字符，该存取开始于第一数据字符的起始存取，接着第三数据字符的第二存取，然后为该多个数据字符的该第一序列数据字符的后继存取，以响应该控制电路；用以存取多个数据字符的第二序列数据字符的第二序列感测放大器，该第二序列感测放大器连接至控制电路，其中利用第二序列感测放大器该第二序列数据字符每次存取一个数据字符，该存取开始于第二数据字符的起始存取，接着第四个数据字符的第二存取，然后为该多个数据字符的该第一序列数据字符的后继存取，以响应该控制电路；连接并响应用以递增对应至该第一数据位与该第二数据字符的起始地址的控制电路的地址缓冲电路，以产生接续该起始地址的后继地址，该第一序列感测放大器及该第二序列感测放大器使用该后继地址以存取该多个数据字符；以及连接至控制电路及藉由该控制电路选择性连接至该第一序列感测放大器与该第二序列感测放大器的闩锁电路，以储存该第一序列数据字符及该第二序列数据字符，该控制电路分别从该第一序列感测放大器及该第二序列感测放大器引导该第一序列数据字符及第二序列数据字符的转移至该闩锁电路；其中当分别完成该第一数据字符及该第二数据字符从该起始存取转移至该闩锁电路时，该控制电路将触发该第三数据字符及第四数据字符的第二存取。6.如权利要求5所述的丛发模式装置，进一步包括具有输入端并连接至该地址缓冲电...

【专利技术属性】
技术研发人员：赤荻隆男，李克莱凡地，凯德拉纽元，
申请(专利权)人：斯班逊有限公司，
类型：发明
国别省市：US[美国]