半导体存储器件应力状态的自动测试设备制造技术

一种高集成度的半导体存储器件，配备有一个无需从外部加应力电压就可设定应力测试状态的设备。当外电源电压提高得超过应力电压时，大幅度提高内电源电压就可设定应力状态的触发时刻Ｔｓ。（*该技术在2012年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器件应力状态的测试，更具体地说，涉及一种采用内电压降电路以测试半导体存储器件应力状态的设备。在高度集成的半导体存储器件中，通常采用一种内电压降电路，这种电路用以将外加电压降到预定电平的内电压，供半导体存储器内部使用。这个内电压降电路根据外电压的电平使半导体存储器芯片处于正常工作状态或应力状态，以测试存储器芯片的可靠性。若存储器芯片处于应力状态，电源电压就约为6伏至7伏，而在正常状态下则采用5伏的电源电压。在应力状态的情况下，存取时间就比正常工作状态时的短。如果测试设备只检测应力状态，则采用由诸如电阻器、二极管或MOS(金属氧化物半导体)晶体管之类的降压器件构成的电压降电路，这些器件连接在输入焊接区与地电压端子之间。也就是说，用连接着该输入焊接区和电压降电路的一个节点的电压状态来检测应力状态。若该节点的电压，其电位足以使电压降电路导通，节点的电位就进入逻辑“低”态(在此情况下为应力状态)，否则节点的电位进入逻辑“高”态(在此情况下为正常状态)，检测着半导体芯片的状态模式。但这有这样的缺点，即应力电压的检测速度会慢下来。附图说明图1示出了应力状态的一般测试电路。应力状态是通过将应力电压直接加到输入焊接区1上形成的。在正常状态下，由于节点2的电位从外电源电压XVcc下降了连接成二极管的NMOS晶体管Q2的阈值电压，栅极被连接以接收外电源电压XVcc的PMOS晶体管Q3截止，而栅极被连接以接收外电压XVcc的NMOS晶体管Q4和Q5导通。于是，由于检测节点3有电位处于逻辑“低”态，且偏压电路4的输出处于逻辑“高”态，PMOS晶体管Q6截止。但如果应力电压加到输入焊接区1上，节点2的电位变成了从所加的应力电压减去NMOS晶体管Q1的阈值电压获得的电位。由于节点2因应力电压引起的电位高于加到PMOS晶体管Q3栅极上的外电源电压XVcc，因而PMOS晶体管Q3导通。于是，偏压电路4的输出电压处于逻辑“低”态，内电源电压IVcc转入逻辑“高”态。也就是说，内电路开始检测应力测试状态。在这个情况下，应该指出的是，PMOS晶体管Q3较NMOS晶体管Q4和Q5有较高的驱动电流的能力。之后，这里的内电源电压IVcc随外电源电压XVcc(实际上为XVcc-2VTH′)而升高，如图4所示。这里VTH′为限压器5中晶体管Q6和Q7的阈值电压。但为了测试应力状态，需要从外部加应力电压，这时使用者来说是很不方便的。此外，应力电压加上之后，，外电源电压IVcc如图4所示随外电源电压XVcc而升高，因而要精确寻找内电源电压进入应力测试状态电平的时刻很困难。本专利技术的目的是提供一种无需从存储器件外部施加应力电压来设定应力测试状态的设备。本专利技术采用外电源电压和内电源电压的应力状态测试电路包括第一电压节点，其第一电位随内电源电压而变化;第二电压节点，其第二电位随外电源电压而变化;一个差分放大器，用以接收第一和第二电压节点的第一和第二电位，且具有一个输出节点;一个绝缘栅极场效应晶体管，其栅极接差分放大器的输出节点;一个充电节点，与绝缘栅极场应晶体管沟道的一端连接，且具有随外电源电压而变化的第三电位;和一个触发节点，与绝缘栅极场效应晶体管沟道的另一端连接。从下面参照附图对本专利技术一些实施例的说明，即可了解本专利技术的上述和其它特点。附图中;图1是一般的应力状态测试电路图;图2是本专利技术的方框图;图3是图2一个最佳实施例的电路图;图4的曲线比较了图1和图3内电压的波形。参看图2。图中的应力状态测试电路包括一个比较器10，用以将内电源电压IVcc与外电源电压XVcc进行比较，从而放大内电源电压IVcc与外电源电压XVcc进行比较，从而放大内电源电压IVcc与外电源电压XVcc之间的电压差;一个电平触发电路20，根据比较器10的输出工作;一个偏压电路，用以将电平触发电路20输出电压的电位设定给定的电平;和一个PMOS晶体管40，根据偏压电路30的输出电位驱动。图3示出了图2一个最佳实施例的电路图。若内电源电压IVcc由电阻器R1和R2进行分压，则第一电压节点11在电阻器R1与R2之间的电位为1/2Vcc。这里电阻器R1和R2的电阻值相同。外电源电压XVcc也由电阻器R3和R4进行分压，且电阻器R3与R4之间的第二电压节点13产生其值为(1/2)XVcc的电位。在此情况下，电阻器R3和R4的阻值相等。第一和第二电压节点11和13成了由PMOS晶体管P1和P2以及NMOS晶体管N1、N2和N3构成的N沟道输入差分放大器的两个输入节点。PMOS晶体管P1和P2的源极共同接外电源电压XVcc。NMOS晶体管N3的栅极被连接以接收启动差分放大器用的基准电压。NMOS晶体管N3沟道的一端接地电压Vss。差分放大器的输出电压加到电平触发电路20上。电平触发电路20由一个PMOS晶体管P4和NMOS晶体管N4和N5以及PMOS晶体管P3构成。前三个晶体管的各栅极都接差分放大器的输出节点12，后一个晶体管的一个沟道连接在外电源电压XVcc与PMOS晶体管P4的源极之间，栅极接地电压Vss。PMOS晶体管P4和NMOS晶体管N4和N5经串联后接地电压Vss。PMOS晶体管P4和NMOS的漏极电压成了触发节点15。触发节点15接偏压电路30的输入端。上述结构中的电阻器R1至R4可用二极管或MOS晶体管代替。参看图3和图4。若外电源电压XVcc升高，第二电压节点13的电位就高于第一电压节点11的电位。通过NMOS晶体管N2和N3流入地电压Vss的电流量增加，于是输出节点12的电位下降。与此同时，在正常情况下导通的PMOS晶体管P3将电平触发电路20PMOS晶体管P4的源极(即充电节点14)充电到外电源电压XVcc的电位。若外电源电压XVcc达到应力电压(约6至7伏)输出节点12和充电节点14的电位给PMOS晶体管P4的导通创造了条件。就是说，若PMOS晶体管的阈值电压为-1伏，由输出节点12的电压成了PMOS晶体管P4的栅极电压VG，充电节点14的电压成了PMOS晶体管P4的源极电压Vs。若源极电压Vs约为外电源电压XVcc的7伏，且栅极电压VG小于6伏，则栅极与源极之间的电压VGS小于1伏，从而使PMOS晶体管P4导通。于是电平触发电路20的触发节点15进入逻辑“高”态。这时内电源电压IVcc′在出现应力电压的时刻Ts时大幅度上升，如图4所示。这之后，内电源电压IVcc′随外电源电压XVcc增加。在此情况下，应该指出的是，PMOS晶体管P4的电流驱动能力相对地说大于NMOS晶体管N4和N5。因此，在时刻Ts突然升高内电源电压IVcc′，就肯定可以触发触发节点15，使其进入应力状态。这是因为，差分放大器的输出节点12电位的下降程度与外电源电压XVcc的上升程度一样所致。应该理解的是，由于升高幅度与外电源电压XVcc一样的电压系加到履行实际触发操作的PMOS晶体管P4的源极上，因而外电源电压XVcc提高到应力电压时，大大促进了PMOS晶体管P4上拉电流作用。如上所述，按照本专利技术，无需从外部施加应力电压就可以使应力状态自动形成。此外，当外电源电压达到应力电压时，还可以精确求出触发成应力状态所需的时刻。尽管到此为止已就本专利技术的最佳实施例具体介绍和说明本文档来自技高网...

【技术保护点】
一种应用外电源电压和内源电压来测试半导体存储器件应力状态的电路，其特征在于，它包括：一个第一电压节点，其第一电位随所述内电源电压而变化；一个第二电压节点，其第二电位随所述外电源电压而变化；一个差分放大器连接以接收所述第一和第二电压节点的所述第一和第二电位，且有一个输出节点；一个第一绝缘栅极场效应晶体管，其栅极接所述差分放大器的所述输出节点；一个充电节点，与所述第一绝缘栅极场效应晶体管沟道的一端连接，且具有随所述外电源电压而变化的第三电位；和一个触发节点，与所述第一绝缘栅极场效应晶体管的所述沟道的另一端连接。

【技术特征摘要】
KR 1991-8-23 14663/911.一种应用外电源电压和内源电压来测试半导体存储器件应力状态的电路，其特征在于，它包括一个第一电压节点，其第一电位随所述内电源电压而变化；一个第二电压节点，其第二电位随所述外电源电压而变化；一个差分放大器连接以接收所述第一和第二电压节点的所述第一和第二电位，且有一个输出节点；一个第一绝缘栅极场效应晶体管，其栅极接所述差分放大器的所述输出节点；一个充电节点，与所述第一绝缘栅极场效应晶体管沟道的一端连接，且具有随所述外电源电压而变化的第三电位；和一个触发节点，与所述第一绝缘栅极场效应晶体管的所述沟道的另一端连接。2.如权利要求1所述的电路，其特征在于，所述第一电位接介于所述内电源电压与地电压之间的第一分压装置的输出端。3.如权利要求1所述的电路，其特征在于，所述第二电位接介于所述外电源电压与地电压之间的第二分压装置的输出端。4.如权利要求1所述的电路，其特征在于，它...

【专利技术属性】
技术研发人员：韩真晚，李钟勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]