半导体存贮器件制造技术

一种在使电路尺寸最小的阵列型集成电路上提供网格式电源和信号总线系统的方法和器件。用于网络系统的通孔设在单元阵列及外围电路内。网格系统的电源和信号总线沿水平和垂直两个方向穿过阵列。使所有的垂直的总线位于一个金属层内，所有的水平的总线位于另一个金属层内。通过实现分级字线结构的改进的子解码电路简化了该方法和器件。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体电路设计，具体来说涉及在集成电路中连接电源和信号总线的方法和器件。随着半导体技术的，发展包括在单个集成电路(或，“芯片”)中的晶体管数目越来越多，因此设计规则参数也越来越小。这项进展的结果是增加了金属层电阻，并带来与电阻的增加有关的一些困难。这样一些困难包括接地跳动不稳、串扰噪声、以及电路延迟。所有这些困难都使芯片操作速度变慢，甚至可使存贮在芯片上的数据出错。在大多数半导体设计中，其中包括对动态随机存取存贮(DRAM)器件的设计，消除增加金属层电阻的影响是一个重要的设计任务。这个问题的一个解决方案是发展用于芯片的网格式电源总线系统，见Yamada，A 64-Mb DRAM with Meshed Power Line，26 IEEEJournal of Solid-State Circuits 11(1991)。在像DRAM这样的集成电路中很容易实现网格式电源总线系统，这是因为它们的存贮单元阵列很大并且存在排列好的读出放大驱动器的缘故。网格系统能向排列好的读出放大驱动器提供足够大的功率，因为该系统具有许多沿水平和垂直两个方向穿过阵列的电源总线。利用常规的本文档来自技高网...

【技术保护点】
一种半导体存贮器件，包括： 具有一个主表面的一半导体基片； 在所说主表面中的一存贮器阵列部分，其中多个存贮单元按行的方向和列的方向排列； 位线，每个位线沿所说列方向延伸，每个所说位线连到所说存贮单元； 字线，每一字线沿所说的行方向延伸，每个所说字线连接到所说存贮单元； 第一外围电路部分，它具有多个ＭＯＳＦＥＴ，并且所说第一外围电路靠近所说存贮器阵列部分设置； 在所说半导体基片的所说主表面上形成的一外部终端，预定电压从所说半导体存贮器件的外部提供给所说外部终端； 多个第一电压电源线，它们中的每一个都沿所说列方向延伸并在所说位线和字线上方形成； 多个...

【技术特征摘要】
US 1995-11-9 0055021.一种半导体存贮器件，包括具有一个主表面的一半导体基片；在所说主表面中的一存贮器阵列部分，其中多个存贮单元按行的方向和列的方向排列；位线，每个位线沿所说列方向延伸，每个所说位线连到所说存贮单元；字线，每一字线沿所说的行方向延伸，每个所说字线连接到所说存贮单元；第一外围电路部分，它具有多个MOSFET，并且所说第一外围电路靠近所说存贮器阵列部分设置；在所说半导体基片的所说主表面上形成的一外部终端，预定电压从所说半导体存贮器件的外部提供给所说外部终端；多个第一电压电源线，它们中的每一个都沿所说列方向延伸并在所说位线和字线上方形成；多个第二电压电源线，它们中的每一个都沿所说行方向延伸并在所说位线和字线上方形成，并且所说第二电压电源线由不同于所说第一电压电源线的导电层的一个导电层形成，其中，在所说第一和第二电压电源线的交叉点彼此连接所说第一和第二电压电源线，其中，所说第一和第二电压电源线之一连接到所说外部终端，以及其中，所说预定电压从所说外部终端经所说第一和第二电压电源线提供给所说第一外围电路部分中的所说MOSFET。2.如权利要求1的半导体存贮器件，其中，所说第一电压电源线由第一导电层组成，所说第二电压电源线由第二导电层组成，所说第一导电层在所说第二导电层的上方，所说第一导电层的预定厚度大于所说第二导电层的预定厚度。3.如权利要求1的半导体存贮器件，进一步包括具有多个MOSFET的第二外围电路部分，所说第二外围电路部分在所说行方向靠近所说存贮器阵列区，并且在所说列方向靠近所说第一外围电路部分；以及第三电压电源线，它在所说第一外围电路部分中形成，平行于所说位线延伸并且进入所说第二外围电路部分；其中，所说第二电压电源线伸入所说第二外围电路部分中，并且在所说第二电压电源线和第三电压电源线之间的交叉点连到所说第三电压电源线上。4.如权利要求3的半导体存贮器件，其中所说第三电压电源线由所说第一导电层组成，并且所说第三电压电源线连接到所说第一外围电路部分中的MOSFET上。5.如权利要求4的半导体存贮器件，其中每个所说第一电压电源线的预定宽度都大于所说第三电压电源线的预定宽度。6.如权利要求5的半导体存贮器件，进一步还包括在所说第一导电层和所刘第二导电层之间形成的绝缘层，所说绝缘层具有第一和第二通孔，通过第一通孔连接所说第一和第二电压电源线，通过第二通孔连接所说第二和第三电压电源线，其中所说第一通孔的预定直径大于所说第二通孔的预定直径。7.如权利要求6的半导体存贮器件，其中所说存贮单元由串联连接的一个MOSFET和一个电容器元件组成，并且所说电容器元件是在所说MOSFEET的上方形成的。8.如权利要求4的半导体存贮器件，进一步还包括一个读出放大电路部分，它在所说列方向靠近所说存贮器阵列部分，在所说行方向靠近所说第一外围电路部分，其中在所说第一外围电路部分中的所说MOSFET构成了读出放大驱动电路。9.如权利要求8的半导体存贮器件，其中多个信号接线在所说读出放大电路部分中沿行方向延伸，所说信号接线由所说第二导电层组成。10.如权利要求4的半导体存贮器件，其中，在所说第二外围电路部分中形成子解码器电路，所说子解码器电路有两个输入端和一个输出端，子字线和子解码器控制线连到所说输入端，所说字线连到所说输出端。11.如权利要求10的半导体存贮器件，其中所说主字线和所说子解码器控制线由所说第二导电层组成。12.如权利要求11的半导体存贮器件，其中所说第二电压电源线的预定宽度大于所说主字线的预定宽度。13.如权利要求11的半导体存贮器件，进一步还包括在所说存贮器阵列部分形成的第四电压电源线，它由所说第二导电层组成，所说子解码器控制线排列在所说存贮器阵列部分的中心并沿所说行方向延伸，所说第四电压电源线沿所说行方向延伸，并且所说第二和第四电压电源线排列在所说子解码器控制线的两侧。14.如权利要求13的半导体存贮器件，其中所说第四电压电源线在所说第四和第电压电源线的交叉点连接到所说第一电压电源线。15.如权利要求1的半导体存贮器件，进一步包括在所说存贮器阵列部分形成的行选择线，它由所说第一导电层组成；行解码器电路，在行选择线中选出一个预定的行选择线，其中所说第一电压电源线的预定宽度大于所说行选择线的预定宽度。16.如权利要求15的半导体存贮器件，进一步包括与所说行选择线不同的信号线，它们在所说存贮器阵列部分中沿所说列方向延伸，所说信号线由所说第一导电层组成。17.如权利要求16的半导体存贮器件，进一步还包括第五电压电源线，它由所说第一导电层组成并沿所说列方向延伸。18.如权利要求17的半导体存贮器件，其中所说信号线在所说存贮器阵列部分的中心沿所说列方向延伸，所说第一和第五电压电源线排列在所说信号线的两侧。19.一种半导体存贮器件，包括一个半导体基片；一个子阵列部分，包括多个存贮单元，每个存贮单元都安排在沿列方向延伸的位线和沿行方向延伸的字线的交叉点上；第一外围电路部分，沿所说行方向靠近所说子阵列；第二外围电路部分，沿所说行方向靠近所说子阵列；第三外围电路部分，在所说第一和第二外围电路部分的交叉处；多个第一电压电源线，其中的每一个都沿所说列方向延伸并且在所说位线和字线的上方形成；多个第二电压电源线，其中的每一个都沿所说行方向延伸并且在所说位线和字线的上方形成，所说第二电压电源线是由与所说第一电压电源线不同的一个导电层形成的，并且所说第二电压电源线在所说子阵列部分和所说第二外围电路部分的上方形成的；一个第三电压电源线，它由所说第一导电层组成并且在所说第二和第三外围电路部分上方延伸，其中，所说第一和第二电压电源线在所说子阵列部分上方的所说第一和第二电压电源线的交叉点彼此相连，其中，所说第二和第三电压电源线在所说第二外围电路部分的上方的所说第二和第三电压电源线的交叉点彼此相连，并且其中，每个所说第一和第二电压电源线的预定宽度都大于所说第三电压电源线的预定宽度。20.如权利要求19的半导体存贮器件，其中的多个MOSFET安排在所说第三外围电路部分中，所说MOSFET连接到所说第三电压电源线。21.如权利要求20的半导体存贮器件，进一步还包括沿所说行方向延伸的多个信号接线，它们都由所说第二导电层组成。22.如权利要求21的半导体存贮器件，进一步还包括在所说第一和第二导电层之间形成的一个绝缘层，所说绝缘层具有第一通孔和第二通孔，通过第一通孔连接所说第一和第二电压电源线，通过第二通孔连接所说第二和第三电压电源线，其中所说第一通孔的预定直径大于所说第二通孔的预定直径。23.如权利要求6的半导体存贮器件，其中所说存贮单元中串联连接的一个MSOFET和一个电容器元件组成，并且所说电容器元件形成在所说MOSFET上。24.如权利要求21的半导体存贮器件，其中所说第一导电层在所说第二导电层的上方，所说第一导电层的预定厚度大于所说第二导电层的预定厚度。25.如权利要求19的半导体存贮器件，其中，在所说第二外围电路部分形成子解码电路，所说子解码电路有两个输入端和一个输出端，主字线和子解码器控制线连到所说输入端，所说字线连到所说输出端。26.如权利要求25的半导体存贮器件，其中所说主字线和所说子解码器控制线由所说第二导电层组成，所说第二电压电源线的预定宽度大于所说主字线的预定宽度。27.如权利要求26的半导体存贮器件，其中，在所说子阵列部分的中心排列的并且沿所说行方向延伸的所说子解码器控制线以及所说第二电压电源线安排在所说子解码器控制线的两侧。28.一种半导体存贮器件，包括在一个半导体基片上形成的多个存贮单元、和所说存贮单元相连的互补的第一和第二位线、在所说第一和第二位线之间串联连接的第一和第二MOSFET、以及连接在所说第一和第二位线之间的第三MOSFET，该存贮器件包括在所说半导体基片的主表面上形成的一个有源区，用于形成所说第一、第二、和第三MOSFET；在所说有源区形成的第一、第二、和第三半导体区；在所说第一、第二、及第三半导体区和所说第一及第二位线之间形成的一个绝缘膜，所说绝缘膜具有第一通孔、第二通孔、和第三通孔，第一通孔用于把所说第一半导体区连接到所说第一位线，第二通孔用于把所说第二半导体区连接到所说第二位线，第三通孔是在所说第三半导体区的上方形成的；以及一个栅电极，它设置在所说第一和第二半导体区之间、在第二和第三半导体区之间、和在第三和第一半导体区之间，其中，所说第一、第二、和第三通孔构成一个三角形，并且对应于互补位线的三角形和对应于邻近的互补位线的三角形呈镜向对称的相互关系。29.如权利...

【专利技术属性】
技术研发人员：橘川五郎，秋叶武定，大鸟浩，威廉姆R麦克金，杰弗里E克林，乔伊H荷敦，
申请(专利权)人：株式会社日立制作所，德州仪器公司，
类型：发明
国别省市：JP[日本]