与多个外部时钟具有同步功能的半导体集成电路器件制造技术

本发明专利技术是用来减小半导体器件中传输线阻抗对时钟信号影响的一种方法和装置。与先前技术不同的是，本发明专利技术包括位于靠近器件同步输入／输出端口的多个时钟输入，因而减小任何单个外部时钟信号必须传送的最大距离，并由此而减小因传输线阻抗对外部时钟信号的影响而引起的延时。本发明专利技术还包括一个只读存储器（“ＲＯＭ”）以提高器件的速度，并在器件的列译码器与地址端口之间的高度拥挤区内提供附加空间。该ＲＯＭ经编程对行地址译码以提供有利于冗余列存取的信息。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总体上涉及半导体设计技术，尤其涉及用于半导体器件多输入输出同步的一种方法和装置。速度和时序的制约一直是电子系统设计中考虑的重要问题。大多数系统设计必须使所使用的各组成部分的时序相匹配，还必须进行优化以达到高速度运行。因此，许多集成电路，或“芯片”，常采用同步设计。同步芯片是一种将芯片的组成部分连到一个公共系统时钟的芯片。同步芯片还有与输入和输出相连的锁存电路或寄存电路，全都在单片芯片上。例如，Maeda的U.S专利No.542633描述了一种同步动态随机存取的存储器芯片。同步芯片为系统设计者提供了许多好处，比如很少的外部逻辑芯片和高速运行。但是，同步芯片也给芯片设计者带来某些设计上的困难。这种设计上的困难之一是在整个芯片上时钟信号的布线问题。由于传输线阻抗的影响，从芯片的一端见到的时钟信号一般要滞后于从芯片的相对端看到的同一时钟信号。这个问题因芯片尺寸的增大及输入/输出(“I/O”)口数目的增多而加重。例如，一个256兆位(“Mbit”)的动态随机存取存储器(“DRAM”)的尺寸很大，而且在单个芯片上可能多达16个I/O口。本专利技术提供一种方法和装置来解决与同步器件相关的各种问题。为说明本专利技术的好处，首先参照附图说明图1、2和3来讨论一种中间级的设计。图1是一个256Mbit同步DRAM器件的框图。图2是该DRAM器件的一个I/O部分的示意图，图3是该I/O部分的时序图。此后，作为图1-3这种中间级设计的进一步改进，将就本专利技术作简要说明。参照图1，一个256Mbit的同步DRAM器件总体用标识号10来标记。该器件10包括四个阵列12-15(其中的每一个有64Mbit的存储量)、含I/O口DQ0-DQ7和DQ8-DQ15的多个外部端口、一个用来接收时钟(“CLK”)信号的CLK输入端，和用标号16总标记的附加地址与控制端。图2说明怎样用CLK信号来控制与16个I/O口DQ0-DQ15相连的I/O寄存器。16个I/O口DQ0-DQ15的每一个分别和与之相关的一个寄存器REG0-REG15及一个逻辑门AND0-AND15相连，CLK信号通过传输线INT送到每一个逻辑门AND0-AND15，传输线INT的阻抗用一系列电阻R和电容C表示，用作每个逻辑门AND0-AND15输入端的传输线INT末端分别标记为INT(0)-INT(15)。CLK信号也用来通过控制器19生成数据输出使能信号(“DOE”)，逻辑门AND0-AND15逻辑组合DOE信号和CLK信号而分别产生寄存器时钟C(0)-C(15)。这样，CLK和DOE信号同时控制内部信号DAT0-DAT15分别输出到I/O口DQ0-DQ15的时序。然而，由于传输线INT的阻抗对CLK信号的影响，内部信号DAT0-DAT15并不同时输出，如下所述。图3说明器件10(图2)读数操作的时序图。对整个器件10存取时间的测量从CLK信号的上升时间(点P1)起到DQ0-DQ15的最后一个I/O口给出有效数据为止。在器件10中，输出数据DQ0是最后一个有效数据，这是因为从CLK输入端(图2)到末端INT(0)测得的CLK信号的传播延时是由传输线INT阻抗引起的最长延时。延时tRC0表示在CLK输入端和末端INT(0)看到的CLK信号时差，延时tRC7表示在CLK输入端和末端INT(7)看到的CLK信号时差，且延时tRC0大于延时tRC7，这是因为末端INT(0)-INT(15)越接近CLK输入，传输线影响越小。因此，由于离CLK输入端最远的I/O口有效阻抗最高，传输线INT使器件10的存取时间滞后，如延时量tRC0和tRC7所表明的。正如从这个中间级设计所看到的，需要一种方法来减少传输阻抗对CLK信号的影响，以改善器件10的速度和精度。保持高速特性和增大芯片尺寸的另一个设计上的困难是为实现列冗余度所必需的附加电路。列冗余在工艺上是众所周知的，简单说来就是使一列含缺陷的存储单元能用另一列冗余存储单元来代替。例如，参照图1，阵列12-15的每一阵列包含许多排成列的存储单元，如阵列12的C1列和CR列。CR列是一个冗余列，即在任何其他列中不存在缺陷时搁置不用。但若某一列有缺陷，如若C1列存在缺损存储单元B1，则C1列被禁用而起用冗余列CR，以使冗余列CR“修复”C1列。允许冗余列CR修复C1列的信息储存在冗余译码电路17中。在运行中，器件10从地址与控制端口16接收行信号和列信号(未表出)。首先接收行信号，并储存在一个行地址缓冲区(“RAB”)18a中，用来对各行存储单元选址。接着，列信号被接收，并储存在一个列地址缓冲区(“CAB”)18b中，用来对各列存储单元选址，如C1列。然后，将列信号传到冗余译码器电路17，对它们进行检验以判断被选的行和列是否为一个被修复列。从那里，列信号通过总线17a和17b分别传到一组列译码器CD1和CD2。列选址信号从地址与控制端口16传到列译码器CD1和CD2的时间直接影响器件10的速度。因此，将CAB18b和冗余译码器电路17直接定位在地址与控制端口16和列译码器CD1和CD2之间，以使列信号必须传送的距离减到最小，从而提高器件10的速度。其结果，地址和控制端口16和列译码器CD1和CD2之间的区域非常拥挤。正如通过这个中间级设计可看到的，需要减少位于地址与控制端口16和列译码器CD1和CD2之间的电路数目和尺寸，以缩短列信号必须传送的距离，并缓解对这种拥挤区设计上的困难。而且，地址与控制端口16和列译码器CD1和CD2之间电路数目和尺寸的任何减小都会直接影响器件10的速度。因此，本专利技术是用来减少传输线阻抗对半导体器件中时钟影响(如图1-3所示中间级设计所表明的那样)的一种方法和装置。与先前技术不同，并作为图1-3所示中间级设计的一种改进，本专利技术包括位于靠近器件的同步I/O口的多个时钟输入口，以减少任何单个内部时钟信号必须传送的最大距离，因而同时减小由内部时钟信号的传输线阻抗所引起的延时量。在第二种实施方案中，该器件包括一个只读存储器(“ROM”)，它被编程用于对行地址解码以获得信息。这些信息将有利于实现冗余列存取以改善器件速度，并在列译码器和地址端口之间的高度拥挤区提供附加空间。利用本专利技术达到的一个技术优点是在减少传输线阻抗对时钟信号影响的同时提高集成电路的速度。利用本专利技术达到的另一个技术优点是它通过减小各组成部分时钟的不同而改善集成电路的精度。利用本专利技术达到的再一个技术优点是它使集成电路的I/O口能以不同频率运行。利用本专利技术达到的再一个技术优点是它通过减小各组成部分时钟的不同而改善对数据输入的建立和维持时间。利用本专利技术达到的再一个技术优点是它导致在地址端口与列译码器间的存储路径不致过于拥挤。利用本专利技术达到的再一个技术优点是ROM的使用减小了地址和控制端口的距离，从而提高被修复器件的速度。利用本专利技术达到的再一个技术优点是ROM的使用通过在列地址周期之前先在行地址周期中进行一些列冗余度的计算而提高被修复器件的速度。图1是说明在图4的DRAM中所提问题的同步DRAM的框图。图2是图1中DRAM的I/O部分的原理图。图3是图2中I/O部分的时序图。图4是体现本专利技术特征的同步DRAM的框图。图5是图4中DRAM的I/O部分的第一本文档来自技高网...

【技术保护点】
一种半导体器件包含：一个用来接收第一时钟信号的第一外部端口；一个用来接收第二时钟信号的第二外部端口；多个外部数据输出端口；一个用来响应所述第一时钟信号而输出使能信号的第一电路；一个用来响应所述第二时钟信号而输出时序信号的 第二电路；以及多个分别耦合到所述多个外部数据输出端的数据输出电路，其中每个所述多个数据输出电路有一个用来接收所述使能信号的第一输入端和一个接收所述时序信号的第二输入端，以及当所述使能信号起作用时，其中所述多个数据输出电路响应所述 时序信号而输出数据。

【技术特征摘要】
US 1996-1-30 0100721.一种半导体器件包含一个用来接收第一时钟信号的第一外部端口；一个用来接收第二时钟信号的第二外部端口；多个外部数据输出端口；一个用来响应所述第一时钟信号而输出使能信号的第一电路；一个用来响应所述第二时钟信号而输出时序信号的第二电路；以及多个分别耦合到所述多个外部数据输出端的数据输出电路，其中每个所述多个数据输出电路有一个用来接收所述使能信号的第一输入端和一个接收所述时序信号的第二输入端，以及当所述使能信号起作用时，其中所述多个数据输出电路响应所述时序信号而输出数据。2.依据权利要求1的半导体器件，其中所述第一外部端口位于其中排列有所述多个外部数据输出端的区域之外，而所述第二外部端口位于所述区域之内。3.依据权利要求1的半导体器件，还包括用于储存数据的存储器阵列；以及耦合到所述第一外部端口的控制电路，其中所述控制电路响应所述第一时钟信号而指示存储器的存取，以便将所述储存在所述存储器阵列中的数据读到所述多个数据输出电路中。4.依据权利要求1的半导体器件，其中所述第一外部端口位于所述半导体器件的中心部位。5.依据权利要求1的半导体器件，其中所述第一外部端口、所述第二外部端口和所述多个外部数据输出端沿直线排列。6.一种半导体器件包括一个用来接收第一时钟信号的第一外部端口；一个用来接收第二时钟信号的第二外部端口；多个外部数据输出端口；多个分别耦合到所述多个外部数据输出端的数据输出电路；一个用来响应所述第一时钟信号而输出使能信号的第一电路；以及一个具有用来接收所述第二时钟信号的第一输入端和用来接收所述使能信号的第二输入端的第二电路，其中当所述使能信号起作用时，所述第二电路响应所述第二时钟信号而输出时序信号，以及其中所述多个数据输出电路响应所述时序信号而输出数据。7.依据权利要求6的半导体器件，其中所述第一外部端口位于其中排列有所述多个外部数据输出端的区域之外，所述第二外部端口位于所述区域之内。8.依据权利要求6的半导体器件，还包括一个用于储存数据的存储器阵列；以及一个耦合到所述第一外部端的控制电路，其中所述控制电路响应所述第一时钟信号而指示存储器的存取，以便使所述储存在所述存储器阵列中的数据读到所述多个数据输出电路中。9.依据权利要求6的半导体器件，其中所述第一外部端口位于所述半导体器件的中心部位。10.依据权利要求6的半导体器件，其中所述第一外部端口、所述第二外部端口和所述多个外部数据输出端沿直线排列。11.一个地址复用的半导体存储器件包括多个用来接收第一时序周期内的行地址信号和第二时序周期内的列地址信号的外部地址端口；一个用来接收所述行地址信号和输出多个缺陷地址信号的缺陷地址储存电路；及一个用来接收所述多个缺陷地址信号和所述列地址信号，并判定所述列地址信号是否与所述多个缺陷地址信号相符的比较电路，其中在所述多外部地址端口所处的地址输入区和所述比较电路之间的第一间距，比在所述地址输入区和所述缺陷地址储存电路之间的第二间距更短，以便使所述缺陷地址储存电路与所述比较电路隔离。12.依据权利要求11的一种地址复用的半导体存储器件，其中在所述比较电路和所述缺陷地址电路之间的区域用来形成交叉布线，所述交叉...

【专利技术属性】
技术研发人员：中村正行，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]