仅当按正常顺序施加命令时才启动其内部电路的同步半导体存储器制造技术

在用与时钟信号同步地施加的命令来指定内部操作内容的同步半导体存储器中，仅当激活命令是活动的时，才启动不同于用来激活内部操作的激活命令（ＡＣＴ）的、对读、写和预充电命令进行译码的操作。即使在内部电路的不活动状态期间施加不同于所述激活命令的命令、例如读命令，其它命令译码器（４２）也不能进行译码，因此能够避免不必要的电路操作。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及同步半导体存储器，更具体地说，涉及确定用来识别指定的内部操作的外加控制信号的状态的结构。随着CPU(中央处理机)，即，外部处理机的操作速度的提高，已经要求提高作为主存储装置的系统存储器的DRAN(动态随机存取存储器)的操作速度。作为满足以上高速度操作要求的存储器，已经有与诸如系统时钟的外部时钟信号同步工作的同步半导体存储器。所述同步半导体存储器(还将称为SDRAM(同步动态随机存取存储器))确定外部信号的状态，例如，在外部时钟信号的上升时间，根据所述确定结果而决定待执行的内部操作，并且执行所决定的内部操作。由于是在外部时钟信号(将称为时钟信号)的上升时间确定外部控制信号的状态的，所以，例如，不必考虑关于外部信号歪斜的余量，使得能够在较早的时间开始所述内部操作，因此，能够实现高速度的存取。由于数据的输入/输出是与所述时钟信号同步进行的，所以，能够快速地进行数据的输入/输出。在上述的SDRAM中，外部控制信号具有脉冲的形式。由于外部控制信号具有与时钟信号相同的脉冲形式，所以，只需要产生与所述时钟信号同步的外部控制信号，因此能够使通过外部信号的控制变得容易。由于外部控制本文档来自技高网...

【技术保护点】
一种与周期性地重复的外加时钟信号同步地工作的同步半导体存储器，其特征在于包括： 第一命令译码器（４１；４２ａ，４２ｂ，４２ｃ；４３；１２１；１２５ａ，１２５ｂ），用来确定与所述时钟信号同步地外加的多个外部控制信号的状态，并且用来当获得所述外部控制信号的状态的第一组合时产生激活预定的第一内部操作的激活信号，以及 第二命令译码器（４２，４２ａａ；４１ａ；１２２，１２３，１２４；１２２ａ，１２２ｂ），它响应来自所述第一命令译码器的激活信号而被启动、以便确定与所述时钟信号同步地施加的所述多个外部控制信号的状态，并且，当获得所述外部控制信号的不同于所述第一状态组合的第二状态组合时、激活不同于...

【技术特征摘要】
JP 1995-12-19 330393/951.一种与周期性地重复的外加时钟信号同步地工作的同步半导体存储器，其特征在于包括第一命令译码器(41；42a，42b，42c；43；121；125a，125b)，用来确定与所述时钟信号同步地外加的多个外部控制信号的状态，并且用来当获得所述外部控制信号的状态的第一组合时产生激活预定的第一内部操作的激活信号，以及第二命令译码器(42，42aa；41a；122，123，124；122a，122b)，它响应来自所述第一命令译码器的激活信号而被启动、以便确定与所述时钟信号同步地施加的所述多个外部控制信号的状态，并且，当获得所述外部控制信号的不同于所述第一状态组合的第二状态组合时、激活不同于所述第一内部操作的第二内部操作。2.根据权利要求1的同步半导体存储器，该存储器还包括大量各自存储信息的存储单元，其特征在于所述第一命令译码器激活在所述大量存储单元中选择存储单元的操作，以及所述第二命令译码器激活把数据从外部输入到所述选择的存储单元中、或者把数据从所述选择的存储单元输出的操作。3.根据权利要求1的同步半导体存储器，该存储器还包括大量各自存储信息的存储单元，其特征在于所述第一命令译码器激活在所述大量存储单元中选择存储单元的操作，以及所述第二命令译码器激活结束选择所述存储单元的操作的操作。4.根据权利要求1的同步半导体存储器，其特征在于还包括第三命令译码器(42aa)，它响应来自所述第二命令译码器的激活所述第二内部操作的激活信号而被启动、以便确定与所述时钟信号同步地施加的所述多个外部控制信号的状态，并且，当获得所述外部控制信号的不同于所述第一和第二状态组合的第三状态组合时、激活结束所述第一内部操作的操作。5.根据权利要求1的同步半导体存储器，该存储器还包括大量各自存储信息的存储单元，其特征在于所述第一命令译码器(42b，42c；125a，125b)激活对所述大量存储单元中被选用的存储单元的访问操作，以及所述第二命令译码器(42aa；122a，122b)激活把...

【专利技术属性】
技术研发人员：泽田诚二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]