半导体集成电路装置制造方法及图纸

一种半导体集成电路装置，包括：　　　　第１及第２逻辑部；　　　　上述第１逻辑部和上述第２逻辑部之间连接的功能块；　　　　具有在上述第１逻辑部的输出和上述功能块的输入之间的并行通路和用以串行传送数据的串行移位通路的扫描路径，它包括：多个第１选择器，用以切换上述第１逻辑部的输出和上述串行移位通路，以便与上述功能块的输入连接；多个触发器，存储上述数据；　　　　多个第２选择器，连接到上述扫描路径的串行移位通路上，用以切换上述功能块的输出和上述串行移位通路，以便与上述第２逻辑部的输入连接，　　　　其特征在于：　　　　测试数据从上述扫描路径的串行移位通路经由上述第２选择器提供给上述功能块，切换上述第２选择器后，上述功能块输出的数据经由上述第２选择器输出。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具备RAM(Random Access Memory随机存取存储器)等的功能块、与该功能块连接的逻辑部以及对它们进行测试的测试电路的半导体集成电路装置。
技术介绍
图21表示具备专利文献1公开的扫描测试功能的传统的半导体集成电路装置的电路图。如图21所示，该半导体集成电路装置包括由移位模式信号SM控制的选择器10、11、12；触发器(FF)30、31、32；由测试模式信号TEST控制的选择器50、51、52；逻辑部80、81；RAM91。图21中，选择器10、11、12及触发器30、31、32构成扫描路径。该扫描路径是具有逻辑部80的输出和RAM91的输入间的并行通路和从SI(扫描输入)端子到SO(扫描输出)端子为止的用于串行传送数据的串行移位通路的记忆电路。接着说明图21所示半导体集成电路装置的动作。在通常动作时，设定移位模式信号SM＝0将选择器10、11、12切换到″0″输入端，设定测试模式信号TEST＝0，将选择器50、51、52切换到″0″输入端。即，逻辑部80输出的数据由选择器10、11、12选择，经由触发器30、31、32输入到RAM91的输入端子DI0本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路装置，包括第1及第2逻辑部；上述第1逻辑部和上述第2逻辑部之间连接的功能块；具有在上述第1逻辑部的输出和上述功能块的输入之间的并行通路和用以串行传送数据的串行移位通路的扫描路径，它包括多个第1选择器，用以切换上述第1逻辑部的输出和上述串行移位通路，以便与上述功能块的输入连接；多个触发器，存储上述数据；多个第2选择器，连接到上述扫描路径的串行移位通路上，用以切换上述功能块的输出和上述串行移位通路，以便与上述第2逻辑部的输入连接，其特征在于测试数据从上述扫描路径的串行移位通路经由上述第2选择器提供给上述功能块，切换上述第2选择器后，上述功能块输出的数据经由上述第2选择器输出。2.权利要求1所述的半导体集成电路装置，其特征在于串行移位通路上的触发器连接到第1逻辑部的输出和功能块的输入间的并行通路之外。3.权利要求1所述的半导体集成电路装置，其特征在于功能块是RAM(Random Access Memory随机存取存储器)的场合，在扫描总线的串行移位通路上插入多个反相器，用以通过1次移位动作将提供给上述RAM的数据变更成全0或全1。4.权利要求3所述的半导体集成电路装置，其特征在于反相器与第2选择器的输出连接。5.权利要求3所述的半导体集成电路装置，其特征在于扫描路径具备用以将串行移位通路的输出反馈到串行移位通路的输入的第3选择器电路。6.权利要求5所述的半导体集成电路装置，其特征在于具备门电路，用以检测经由第2选择器、反相器及第1选择器之一输出的来自功能块的数据是规定的值。7.权利要求5所述的半导体集成电路装置，其特征在于具备门电路，用以检测触发器中存储的来自功能块的数据是规定的值。8.权利要求1所述的半导体集成电路装置，其特征在于扫描路径的串行移位通路上的触发器的输入与第2选择器的输出连接，上述触发器的输出与第2逻辑部的输入连接。9.权利要求8所述的半导体集成电路装置，其特征在于当功能块是RAM的场合，包括扫描路径的串行移位通路上插入的多个反相器，用以通过1次移位动作将提供给上述RAM的数据变更成全0或全1...

【专利技术属性】
技术研发人员：前野秀史，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：