以连续脉冲模式存取数据的与位置无关的半导体存储器件制造技术

本发明专利技术提供了一种半导体存储器件及其驱动方法与寻址方法，无论待存取数据的位置在哪，都可以连续脉冲模式存取数据。该半导体存储器件包括：第一存储体，包括对应于第一行地址的第一字线；以及第二存储体，包括对应于第二行地址的第二字线，其中该第二行地址与该第一行地址连续。本发明专利技术用于驱动半导体存储器件的方法包括下列步骤：接收对应于一指令的第一行地址；激活对应于所述第一行地址的第一存储体的字线；激活对应于第二行地址的第二存储体的字线，所述第二行地址与所述第一行地址连续；在对应于所述第一存储体的字线的多个单位单元内顺序存取Ｎ个数据中预定数量的数据；以及在对应于所述第二存储体的字线的多个单位单元内顺序存取剩余数据。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，尤其涉及一种以连续脉冲模式(continuous burst mode)存取数据的与位置无关的半导体存储器件。
技术介绍
一个半导体存储器件包括多个存储体(banks)，以提高系统性能。多存储体结构使每一个存储体能够独立地存取数据，并通过对一个行地址的最重要位进行译码来选出一个存储体。图1所示为一种现有存储器件的输入/输出(I/O)接脚的框图。参照图1，一个现有存储器件包括用于接收指令的多个指令输入接脚；用于接收n个行地址的n个行地址输入接脚RA0到RAn-1；用于接收m个列地址的m个列地址输入接脚CA0到CAm-1；以及用于输入/输出由各列地址及行地址选出的数据的多个数据I/O接脚DQ0到DQ15。除此之外，双数据速率(DDR)同步存储器件可通过数据选通脉冲信号输入接脚接收数据选通脉冲信号DQS及互补型数据选通脉冲信号/DQS。该数据选通脉冲信号指的是于数据输入计时期间被锁定的一种信号。该同步存储器件可利用数据选通脉冲信号使输入数据对齐。这里，根据存储器件内可一次输入/输出的数据数量确定该数据输入接脚的数量，一般为八个或十六个。此外，可根据存储器件内所设置的单位单元的数量确定行地址输入接脚RA0到RAn-1的数量以及列地址输入接脚CA0到CAm-1的数量。假如该存储器件内所设置的单位单元的数量为1G，即设置有总数为230的单位单元，地址接脚的数量为30。假如该存储器件包括四个存储体，则具有1G存储容量的存储器件的存储体设置有256兆(228)个单位单元。此例中，行地址输入接脚的数量为16而列地址输入接脚的数量则为14。行地址输入接脚的数量大于列地址输入接脚数量的原因是行地址输入接脚包括了存储体地址的缘故。例如，假如该存储器件包括四个存储体，可使用各行地址中的最高两个地址选出一个存储体。图2所示为现有存储器件的框图。参照图2，该存储器件包括一存储体选择单元60，用于接收第n个和第n-1个行地址RAn-1和RAn-2，并激活四个存储体选择信号BS0到BS3中的一个，以选出四个存储体中的一个；以及四个存储体10到40，启动时响应存储体选择信号BS0到BS3。存储体10到40包括行译码器11、21、31和41，用于对行地址进行译码，以便从某个存储体内选出字线WL0到WL2n-3中的一个；列译码器12、22、32和42，用于对列地址进行译码，以便从某个存储体内选出2m个位线对中的一个；以及位线读出放大器13、23、33和43，以将存储体的输出数据读出/放大为加到由列译码器12、22、32和42选出的位线对上的数据。除此之外，每一个存储体都包括2n-3个字线以及2m个位线对。此外，该存储器件包括一数据输出缓冲器50，用于放大并闭锁由各个存储体10到40输出的数据，并输出经放大及闭锁的数据。之后将参照图1和图2说明该现有存储器件的操作过程。假如该存储器件工作，可通过该指令输入接脚输入根据读或书操作的指令。分别通过该行地址输入接脚RA0到RAn-1及列地址输入接脚CA0到CAm-1输入对应于该输入指令的n位行地址及m位列地址。然后，将通过n位行地址中最高的两个输入接脚RAn-1和RAn-2输入的行地址输入到该存储体选择单元60上，该存储体选择单元60则对输入的行地址进行译码，以激活四个存储体选择信号BS0到BS3中的一个。使存储体(例如存储体10)内由存储体选择信号(例如BS0)选出的行译码器11启动，并将通过各行地址输入接脚RA0到RAn-3输入的行地址输入到该存储体10的行译码器11。然后，行译码器11对所输入的n-2个行地址进行译码，以激活设置于该存储体内的2n-2个字线中的一个。通过设置于该存储体10一侧内的位线读出放大器13对储存在对应于所激活字线(例如WL0)的单位单元内的2m个数据进行读出/放大。然后，列译码器12对各列地址进行译码，以选出设置于该位线读出放大器13内的2m个读出放大器中的一个。该位线读出放大器13包括数量等于设置于该存储体10内的位线对数量的读出放大器，且各读出放大器连接到各位线对上。假如该执行指令为一读指令，可通过数据输出缓冲器50输出经所选出的读出放大器读出/放大的数据信号；假如该执行指令为一写指令，可通过所选出的读出放大器闭锁该外部数据。然后，重新将由该位线读出放大器13读出/放大的2m个数据储存到对应于由该执行指令激活的字线的2m个单位单元内。图3所示为一现有存储器件的问题的框图。现有存储器件的问题将参考图3进行描述。该存储器件使用脉冲模式以便更快速地存取数据。该脉冲模式指的是一种由位线读出放大器对对应于由所输入地址激活的字线的2m个数据进行读出/放大，然后在无额外输入任何地址的情况下使用经读出/放大的数据顺序输出数据的模式。由于并未在对对应于由所激活字线的数据进行读出/放大之后输入额外的地址，因此能以极高速率输入/输出大量的数据。参照图3，激活存储体10的字线(例如WL9)，以响应对应于该指令的已输入行地址，并通过设置于该位线读出放大器13内的2m个读出放大器对储存于已激活字线(WL9)上的2m个单位单元内的数据进行读出/放大。此时，如果脉冲长度为‘4’且对由执行指令输入的列地址进行译码以选出读出放大器SA0，顺序将由读出放大器SA0到SA3加以读出/放大的四个数据输出到外部。这里，‘脉冲长度’指的是在脉冲模式下顺序输出的数据数量。假如该脉冲长度为‘8’，则顺序将由读出放大器SA0到SA7加以读出/放大的八个数据输出到外部。不过，如果脉冲长度为‘4’，假如选出的是读出放大器SA2m-2，由于只有对应于最高地址的一个数据受到读出/放大，因此只顺序输出两个数据。此例中，顺序一次输出由读出放大器SA2m-2及SA2m-1加以读出/放大的两个数据，然后再将由该位线读出放大器13加以读出/放大的2m个数据重新储存于字线WL9上。之后，激活下一条字线WL10。再次对对应于该字线WL10的2m个数据进行读出/放大，并且对应于读出放大器SA0到SA1的两个数据被输出。因此，顺序输出四个数据，但两个数据是在输出两个数据之后的预定时间内才输出的。如果脉冲长度为‘8’，八个数据并非顺序输出，而是在从输出两个数据算起的预定时间之后顺序输出六个数据。因此，即使采用脉冲模式，也可能发生因为对应于所输入列地址所存取数据的位置而未顺序输出对应于该脉冲长度的所有数据的情况。为了解决上述问题，现有存储器件使用的是包裹模式。假如由当前输入的列地址检验出对应于该脉冲长度的数据全部被读出/放大，则关闭该包裹模式，以顺序输出对应于该脉冲长度的所有数据。假如经读出/放大数据的数量小于该脉冲长度，则开启该包裹模式，以规则地循环各已输入列地址，然后再输出对应于经循环的列地址的数据。例如，假设该列地址为‘2’。如果该包裹模式呈关闭状态，顺序输出对应于列地址2，3，4和5的数据。如果该包裹模式呈开启状态，顺序输出对应于列地址2，3，0和1的数据。包裹模式的关闭状态指的是一种‘连续脉冲模式’。在存储器件内一次被读出/放大的数据数量称作一‘页’。该页由设置于该位线读出放大器内的读出放大器的数量确定。由于以高速输出一页内的各连续数据，因此该现有存储器件可工作在连续脉冲模式下。不过，本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：第一存储体，包括对应于第一行地址的第一字线；以及第二存储体，包括对应于第二行地址的第二字线，其中该第二行地址与该第一行地址连续。

【技术特征摘要】
KR 2003-6-30 10-2003-00434221.一种半导体存储器件，包括第一存储体，包括对应于第一行地址的第一字线；以及第二存储体，包括对应于第二行地址的第二字线，其中该第二行地址与该第一行地址连续。2.如权利要求1所述的半导体存储器件，其中在脉冲模式下，对应于各连续地址储存的N个数据被顺序存取，在激活所述第一字线的同时激活所述第二字线，使得在对应于所述第一字线的多个单位单元内顺序存取所述N个数据中预定数量的数据，并在对应于所述第二字线的所述多个单位单元内顺序存取剩余的数据。3.一种半导体存储器件，包括多个存储体；以及一个控制器，用于对与存储体的数量对应的低M-位行地址信号进行译码，以启动所述多个存储体，其中M是等于或大于1的整数。4.如权利要求3所述的半导体存储器件，其中每一个存储体都包括多个对应于跳过所述存储体数量的行地址的字线。5.如权利要求3所述的半导体存储器件，其中所述控制器启动两个存储体，使得当对应于第一行地址的第...

【专利技术属性】
技术研发人员：安进弘，洪祥熏，高在范，金世埈，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]